Запоминающее устройство с защитой информации от разрушения

 

Изобретение относится к вычислительной технике и может быть использовано в постоянных запоми1Щ ощих устройствах на интегральных микросхемах . Целью изобретения является повышение надежности устройства. Устройство содержит блок логического анализа, регистр адреса, дешифратор адреса, блок памяти и блок синхронизации . Блок логического анализа содержит по два компаратора на каждый разряд блока памяти, анализирукицие уровни логического нуля и единицы выходных сигналов, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент ИЛИ, формирукяций сигнал регенерации слова блока памяти при обнаружении деградации логических уровней. В устройстве обеспе-. чивается контроль всех ячеек слова блока памяти при каждом цикле чтения информации. 1 з.п. ф-лы, 3 ил. (Л с ю СП « ее Од СП

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (59 4 С 11 С 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3802277/24-24 (22) 08. 10.84 (46) 23, 09. 86. Бюп. У 35 (72) М. Г. Ситников (53) 681. 327. 6(088. 8) (56) Авторское свидетельство СССР

И 580587, кл. G 11 С 29/00, 1976.

Авторское свидетельство СССР

У 830588, кл. С 11 С 29/00, 1979. (54) ЗАИОМИНАКЩЕЕ УСТРОЙСТВО С ЗАЩИТОЙ ИНФОРМАЦИИ ОТ РАЗРУШЕНИЯ (57) Изобретение относится к вычис" лительной технике и может быть использовано в постоянных запоминающих устройствах на интегральных микросхемах. Целью изобретения является по„.SU, 259335 А1 вышение надежности устройства. Устройство содержит блок логического анализа, регистр адреса, дешифратор адреса, блок памяти и блок синхронизации. Блок логического анализа содержит по два компаратора на каждый разряд блока памяти, анализируюшие уровни логического нуля и единицы выходных сигналов, элементы ИСКЛЮЧАЮЩЕЕ КПИ и элемент ИЛИ, формирующий сигнал регенерации слова блока памяти при обнаружении деградации логических уровней. В устройстве обеспе-. чивается контроль всех ячеек слова блока памяти при каждом цикле чтения информации. 1 з.п. ф-лы, 3 ил.

1 1259335 2

Изобретение относится к вычислительной технике, Целью изобретения является повышение надежности устройства.

На фиг. 1 представлена схема saпоминающего устройства с защитой информации от разрушения, на фиг ° 2— схема блока синхронизации;на фиг,Ç схема блока контроля.

Запоминающее устройство (фиг, i) содержит блок 1 логического анализа, регистр 2 адреса, дешифратор 3 .адреса, блок 4 памяти, блок 5 синхронизации. На фиг. 1 показаны также внешний блок 6 управления, входы и выходы 7-21 блока синхронизации, Блок синхронизации (фиг. 2) содержит инверторы 22 и 23, элемент

И 24, RS-триггер 25, D-триггеры 26-28 элемент И-НЕ 29, элементы И 30 и 31, инвертор 32, элемент И 33, D-триггер

34, элемент ИЛИ-НЕ 35 и элемент 36 задержки.

Блок логического анализа (фиг. 3) содержит элемент ИЛИ 37, компараторы

38 и 39 и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 40.

Запоминающее устройство работает

,следующим образом, Блок 6 управления выдает импульс сопровождения адреса (ИСА) и выставляет адрес на адресно-информационную шину (фиг. 1). Далее выставляется сигнал запроса внешнего устройства (3 пр) и сигнал чтения (3 и/чт) и с приходом тактового сигнала адрес записывается сигналом с первого элемента И 24 (фиг. 2) в регистр 2 адреса (фиг. 1). Если эаписанныи адрес соответствует, зоне блока 4 памяти, го дешифратор 3 адреса выдает сигнал на элемент И-НЕ 29, который устанавливает триггер 25 в единичное состояние (фиг. 2). Триггер 25 подает сигнал выбора на третий вход управления блока 4 памяти. Так как блок 6 управления задал режим чтения, срабатывает второй элемент И 30 и дает разрешающий сигнал на информационный вход триггера 26, который срабатывает с приходом тактового импульса и формирует сигнал чтения на инверсном выходе, который поступает на четвертый вход управления блока 4 памяти„ в то время, как с прямого выхода триггера

26 через элемент ИЛИ-НЕ 35 на седьмой вход 21 блока 6 управления подается сигнал ответа. Таким образом„ для блока 4 памяти сформированы все необходимые сигналы для чтения информации, т.е. регистр 2 адреса .выставляет адрес, по которому необходимо . произвести чтение информации, триггер 25 выбирает кристалл памяти, а триггер 26 задает режим его работы — . чтение. Информация с входов-выходов блока 4 памяти по адресно-информационной шине поступает в блок 6 управления для обработки. Триггер 26 дает сигнал ответа внешнего устройства через элемент ИЛИ-НЕ 35 с седьмого выхода 19 блока 5 синхронизации на вход блока 6 управления, и как только информация будет считана блоком 6 управления, он снимает сигнал запроса и информация поступает с первого выхода 7 блока синхронизации на первый вход регистра 2 адреса, сбрасывает регистр 2 и триггеры 25 и 26.

13лкл чтения окончен. В цикле чтения считываемая из блока 4 памяти информация поступает на входы компаратоpos 38 и 39 (фиг. 3) для анализа.

Если в-ячейке блока 4 памяти (и-разрядном слове) содержится хотя бы одна логическая единица, то она подвергается анализу на уровень деградации.

Компаратор 38 (фиг. 3) срабатывает в том случае, если уровень считываемого

0 сигнала больше максимального допустимого уровня логического нуля, т.е. он срабатывает всегда, когда считывается логическая единица. Компаратор

39 не срабатывает при считывании ло гической единицы в том случае, если ее уровень ниже допустимого. В этом случае на выходе элемента ИСКЛЮЧАИЩЕЕ

ИЛИ 40 появляется логическая единица, которая дает разрешение на работу триггеру 34 (фиг. 2} через элемент

ИЛИ 37 (фиг. 3). Триггер 34 срабатывает при наличии разрешения по окончании цикла чтения и своим инверсным выходом дает сигнал блоку 6 управления о необходимости регенерации считанной информации по данному адресу.

По этому сигналу блок управления выставляет снова тот же адрес, что и в предыдущем цикле, формирует сигналы

ИСАр ЗПР и записир по которым по тактовому сигналу вновь записывается адрес в регистр 2 адреса, срабатывает триггер 25 (фиг, 2), разрешая работу триггера 27 совместно с сигналом Запись". Сигналы с элемента

И ЗЗ и с триггера 34 (через элемент

И 33) разрешают работу триггерУ 28.

1259335

С приходом тактового сигнала триггеры 27 и 28 срабатывают и подают сигналы Запись" и "Стирание" с пятого и шестого выходов 17 и 8 блока 5 синхронизации соответственно на пятый 5 и шестой входы блока 4 памяти (фиг. 1 и 2) ° Таким образом, в блоке

4 памяти стирается информация в той ячейке, в которой необходимо регенерировать информацию (регистр 2 адре- 10 са выставил адрес, где необходимо стереть информацию, триггер 27 выбрал блок 4 памяти, а триггеры 27 и

28 сформировали сигналы "Запись" и

"Стирание" ). Одновременно триггер 27 15 разрешает работу элемента 36 задержки (фиг. 2), который через строго определенное время (2-5 ms) выдает сигнал

"Ответ" на вход с седьмого выхода

19 блока 6 управления через элемент 20

ИЛИ-НЕ 35 на вход блока 6 управления.

Триггер 28 сбрасывает триггер 34 при установлении в единичное состояние.

Элемент 36 задержки необходим для установления циклов записи и стира- 25 ния в блоке 4 памяти больше цикла чтения. С приходом сигнала "Ответ" с выхода 19 блока 5 синхронизации на вход блока b управления от элемента

ИЛИ-НЕ 35 блок 1 снимает сигнал "Зап-щ рос", который, поступая на третий вход 11 блока 5 синхронизации, сбрасывает триггеры 27 и 28. Цикл стирания окончен. Далее блок 6 управления аналогичным образом повторяет цикл записи в ту же ячейку, только на адресно-информационной шине устанавливается блоком 6 управления информация, которую необходимо записать, а триггер 28, фбрмирующий сигнал "Сти- 40 ранке", не срабатывает, так как сброшен триггер 34 (признак регенерации).

Информация, считанная из данной ячейки, записывается вновь, т.е. проис-. ходит процесс регенерации. Описанный 45 процесс происходит каждый раз, если компараторы 38 и 39 (фиг. 3) фиксируют деградацию уровня сигнала ниже допустимого. Если необходимо запи сать в какую-либо ячейку памяти новую информацию, то блок 6 управления формирует сигнал стирания, который устанавливает триггер 34 в единичное состояние. Тригтер выставляет сигнал

"Регенерация" на восьмой выход 20 блока 5 синхронизации, который поступает на вход блока 6 управления. В дальнейшем процесс полностью совпадает с циклом регенерации, только блок 6 управления выставляет новую информацию для записи в ячейку памяти. изобретения

Формула

1. Запоминающее устройство с защитой информации от разрушения, содер,жащее регистр адреса, .выходы которого соединены с входами дешифратора адреса, а управляющие входы подключены к выходам первой группы блока синхронизации, и блок памяти, о т— л и ч а ю щ е е с я тем, что, с целью повьппения надежности, в него введен блок логического анализа, причем входы блока логического ачализа соединены с выходаии блока памяти, информационными входами регистра ад- реса и являются адресно-информационными входами-выходаии устройства, адресные входы блока памяти подключены к выходам регистра адреса, а управляющие входы соединены с выходами второй группы блока синхронизации, выходы третьей группы и входы группы которого являются соответственно управляющими выходами и входами устройства, а первый и второй входы подклю" чены соответственно к выходу дешифратора адреса и к выходу блока логического анализа.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок логического анализа содержит компараторы, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент

ИЛИ, причем одни входы компараторов попарно объединены и являются входами блока логического анализа, а дру. гие входы подключены к шинам соответствующих опорных напряжений, выходы компараторов каждой пары соединены с входами соответствующих элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых подключены к входам элемента ИЛИ, выход которого является выходом блока логяческого анализа.

1259335

Фиг.2

1259335

Составитель О.Исаев

Техред М.Ходаиич Корректор И.Иуска

Редактор А. Ворович

Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 5128/50

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

Запоминающее устройство с защитой информации от разрушения Запоминающее устройство с защитой информации от разрушения Запоминающее устройство с защитой информации от разрушения Запоминающее устройство с защитой информации от разрушения Запоминающее устройство с защитой информации от разрушения 

 

Похожие патенты:

Изобретение относится к области вычислительной техники и может быть использовано в оптоэлектронных запоминающих устройствах большой емкости для вычисления преобразования Фурье страниц информации в цифровой форме

Изобретение относится к области вычислительной техники и может быть использовано при построении вычислительных устройств на цилиндрических магнитных доменах (ЦМД)

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении устройств отображения информации на ЭЛТ

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах , содержащих динамические элементы памяти, требующие выполнения периодической регенерации содержимого

Изобретение относится к вычислительной технике и может быть использовано в ферроакустических накопителях информации

Изобретение относится к области микроэлектроники и может быть использовано в динамических ВДП БИС

Изобретение относится к области микроэлектроники и может быть использовано в динамических ВДП БИС

Изобретение относится к вычислительной технике и может быть использовано в интегральных запоминающих устройствах (ЗУ), в частности при построении схем резервирования строк и столбцов в накопителе, обеспечивающих ремонтоспособность ИС ЗУ

Изобретение относится к области вычислительной техники и может быть использовано в оптоэлектронных запоминающих устройствах большой емкости для преобразования чисел

Изобретение относится к микроэлектронике и может быть использовано для создания ЭРПЗУ с повышенной информационной плотностью на основе МОНОП-транзисторов, в частности, перепрограммируемых инжекцией горячих носителей заряда

Изобретение относится к вычислительной технике и может быть использовано для создания постоянных (ПЗУ) и репрограммируемых (РПЗУ) запоминающих устройств повышенной информационной емкости на основе МДП-структур

Изобретение относится к устройствам памяти, реализуемым с помощью методов микро- и нанотехнологии

Изобретение относится к устройствам памяти, реализуемым с помощью методов микро- и нанотехнологии

Изобретение относится к элементам автоматики и вычислительной техники, в частности к магнитным тонкопленочным запоминающим и переключаемым элементам

Изобретение относится к информатике и вычислительной технике и может быть использовано в магнитооптических запоминающих устройствах внешней памяти электронно-вычислительных машин и бытовых приборах

Изобретение относится к радиоэлектронике и может быть использовано для обработки информации в вычислительных системах

 

Наверх