Сеточная модель

 

Изобретение относится к гибридной вычислительной технике и может быть использовано при построении автоматизированных сеточных интеграторов для моделирования уравнений математической физики и для решения задач управления объектами с распределенными параметрами. Целью изобретения является повьпнение точности. Устройство содержит RC-сетку, состоящую из RC-узлов, блок синхрониз.ации, демультиплексор, счетчик адреса , мультиплексор, блок памяти, реверсивный счетчик, элемент ИЛИ, эле- . менты И, элемент задержки, дешифратор , блок индикации, регистры памяти , блоки задания начальных и граничных условий. Устройство позволяет производить автоматический контроль параметров резистивных элементов , что исключает необходимость периодического ручного контроля параметров модели в процессе решения задач и тем самым повысить точность решения задач математической физики. 2 ил. i сл с

СО)ОЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (Н) (5)) 4 С 06 3 1/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

1 j

Г г

L 4 э на

:В

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3768299/24-24 (22) 06.07.84 (46) 30.09.86. Бюл. У 36 (71) Харьковский ордена Ленина политехнический институт им. В.И. Ленина (7?) Г.H. Азаров, В.М. Андриевский, B.Â. Гармаш и Л.И. Торчун (53) 681.333 (.088.8) (56} Авторское свидетельство СССР

Р 781842, кл. G 06 G 7/48, .1979.

Андриевский В.М. Узловой элемент дискретно-аналогового сеточного процессора. -Вкн.: Локальные АСУ и устройства вычислительной техники, вып.

4. — Киев: Наукова думка, 1981, с 47-51. (54) СЕТОЧНАЯ МОДЕЛЬ (57) Изобретение относится к гибридной вычислительной технике и может быть использовано при построении автоматизированных сеточных интеграторов для моделирования уравнений математической физики и для решения задач управления объектами с распределенными параметрами. Целью изобретения является повышение точности.

Устройство содержит RC-сетку, состоящую из RC-узлов, блок синхронизации, демультиплексор, счетчик адреса, мультиплексор, блок памяти, реверсивный счетчик, элемент ИЛИ, эле- . менты И, элемент задержки, дешифратор, блок индикации, регистры памяти, блоки задания начальных и граничных условий. Устройство позволяет производить автоматический контроль параметров резистивных элементов, что исключает необходимость периодического ручного контроля параметров модели в процессе решения задач и тем самым повысить точность решения задач математической физики.

2 ил.

126098,1

Изобретение относится к аналоговой и гибридной вычислительной технике и может быть использовано при построении автоматизированных сеточных интеграторов для моделирования уравнений математической физики и для решения задач управления обьективами с распределенными параметрами.

Цель изобретения — повышение точности. 10

На фиг. 1 представлена блок-схема устройства; на фиг. 2 — блок-схема

RC-узла 2 RC-сетки 1.

Устройство содержит 1!С-сетку 1, состоящую из 11 kÑ-узлов 2, блок 3 синхронизации, демультиплексор 4, счетчик 5 адреса, мультиплексор 6, блок 7 памяти, ренерсивный счетчик

8, элемент ИЛИ 9, первый элемент И

1О, триггер 11, элемент 12 задержки, второй элемент И 13, дешифратор 14, блок 15 индикации, первый 16 и второй 17 регистры, блок 18 задания начальных условий, блок !9 задания граничных условий, N блоков 20 формиро25 вания длительности импульса.

Каждый R5-óçåë 2 образуют сглаживающий конденсатор 21, первый и второй усилители 22 и 23, делитель напряжения 24, регистр 25, входной дешифратор 26, первая группа согласующих резисторов 27, вторая группа согласующих резисторов 28, группа ограничительных диодов 29, группа усилительных полевых транзисторов 30, управляемый резистор 31.

Каждый блок 20 содержит делитель 32 частоты и RG -триггер 33. Управляемый резистор 31 содержит ключи 34 и масштабные резисторы 35. 40

Устройство работает следующим образом.

В соответствии с рассчитанными параметрами RC-узла 2 сеточной моде45 ли на вход блока 3 синхронизации поступает двоичный код параметра соответствующего Й С-узла 2. Для занесения информации в делитель 32 частоты двоичный код параметра преобразуют в фазоимпульсный сигнал управления с помощью блока 3, который формирует периодические импульсные последовательности на трех своих выходах.

С второго выхода блока 3 снимают импульсную последовательность F которую принимают за опорную.

На третьем выходе блока 3 формируется периодическая импульсная последовательность, сдвинутая относительно опорной

Импульсы Г несут инфармацию о значении параметра g СC-узла 2 и поступают на информационный D -вход демультиплексора 4, на стробирующий

С -вход которого с входа задания начального состояния устройства поступают импульсы "Запись j ". .1!а управляющие входы AE — АN демультиплексора

4 поступают сигналы кода адреса с выходов счетчика 5 адреса, который служит для формирования кода адреса

RC-узла 2 R С вЂ” сетки 1, параметры которого устанавливаются следующим образом. Сначала подается сигнал на вход запуска, который является входом устройства. Далее с выхода регистра 17 памяти подается код начального адреса, соответствующий коду адерса R С-узла 2, параметр которого необходимо установить.

По сигналу "Запись " сигналы с выходов демультиплексора 4 поступают на 8 -вход делителя 32 частоты, определяемого кодом адреса на управляющих AP — AN входах демультиплексора

4. На С-вход делителя 32 частоты поступают импульсы 1, с первого выхода блока 3. Делитель 32 частоты представляет собой счетчик, работающий в фазоимпульсном режиме. Работа фазоимпульсного элемента памяти основана на запоминании фазы некоторой входной последовательности Fr относительно опорной последовательности Ь той же частоты. Если на Свход делителя 32 частоты подавать импульсы частоты 1, то на выходе имеется последовательность импульсов 1г /К, сдвинутая относительно опорной на любое число импульсов частоты (К вЂ” разрядность делителя 32 частоты).

Установка необходимого сдвига производится с помощью подачи на,— вход делителя 32 частоты импульсов, сдвинутых относительно опорных импульсов на величину, определяемую значением параметра С-узла 2 Ссетки 1 сеточной модели. В качестве таких импульсов и используется импульсная последовательность Г снимаемая с третьего выхода блок 3 по сигналу, который поступает по шине Запись j " на С вЂ вх демульти1260981 плексора 4. После прекращения действия сигнала Запись 1 " на выходе делителя 32 частоты присутствует импульсная последовательность F до

1 тех пор, пока на его входе имеется импульсная последовательность F

Импульсы с выхода делителя 32 частоты поступают на установочный — вход R5 -триггера 33, а на 5 -вход

R5 †тригге 33 поступают импульсы 10

На выходе триггера 33 формируются импульсы управления 1„, которые поступают на катоды ограничительных диодов 29 и несут информацию о величине параметра 1 С-узла 2. 15

Из регистра 25 выдается код номера одной из параллельных цепочек управляемого резистора 31. Регистр 25 хранит информацию о значении порядка управляемого резистора 31. Сиг- 20 налы, снимаемые с выходов дешифратора 26, подаются на затворы усилительных полевых транзисторов 30, разрешая работу только одной из резистивных цепочек. Соответствующий поле- 25 вой транзистор 30 вырабатывает синхронный с сигналом 1„ сигнал кото— рый задает проводимость резистивного элемента 31.

Среднаяя эа период Т = -- величина проводимости складывается из двух ее дискретных значений: G в момент, когда ключ 25 замкнут и 0 — когда ключ 25 разомкнут. На конденсаторе 21 пульсации напряжения, вызван35 ные импульсной модуляцией проводимости, сглаживаются. В результате этого среднее значение проводимости за период определяется формулой: где (; — средняя за период проводимость соответствующая у, (i =1,2, 3,...); — величина постоянной про-. водимости Й -й цепочки резистора 31;

1„ — — относительная длительТ ность широтно-импульсного сигнала;

Т = — — — период квантования.

Fî

Кроме того, сглаживающий конденса;тор 21 может быть использован для моделирования динамических свойств объекта с распределенными параметрами при решении нестационарных задач.

Для стабилизации сопротивления открытого канала соответствующего ключа 34 при изменении потенциалов на выходах резистора 31 применяе.тся два усилителя 22 и 23 и делитель 24 напряжения. Потенциалы с выводов управляемого резистора 31 через усилители 22 и

23, предназначенные для развязки, поступают на делитель 24 напряжения, с которого снимается полуразность поданных напряжений и подается, в свою очередь, на выбранный управляющий вход выбранного ключа 34. Из теории полевых транзисторов известно, что стабилизация сопротивления канала или линеариэация возможна при подаче на затвор половины разности напряже- . ний стока и истока. Если учесть, что величина сопротивления резисторов 35 каждой их цепочек резистора 31 одинакова, а следовательно, одинаковы и падения напряжения на них, то на выходе делителя 24 напряжения линеаризации выделяется только полуразность напряжений между стоком и истоком ключа 34, так как равные падения напряжения на резисторах 35 компенсируются.

При отсутствии разрешающего сигнала с входного дешифратора 26 на затвор соответствующего ключа 34 подается запирающий потенциал независимо от наличия импульса управления 1 .

В случае наличия разрешающего сигнала ключ 25 управляется импульсом » причем при его отпирающем значении на затвор ключа 25 поступает напряжение линеаризации по цепи: транзистор

30 — сопротивление 28. Запирающее значение непосредственно подается через диод 29 на затвор ключа 34 вместо напряжения линеаризации.

Сигнал "Запись 1 " поступает также на вход блока 7 памяти, и в соответствии с адресом узла, поступающего с выхода счетчика 5 адреса,,на управляющие входы AE — АК блока

7 производится занесение кода параметра ц, поступающего с выхода первого регистра памяти 16 на информационные входы 31- 3g в блок 7.

Далее после изменения значения кода адреса и установки на выходе регистра 16 памяти необходимого значения кода параметра следующего С-узла

2 R С-сетки 1 сеточной модели производится занесение информации по этому адресу в делитель 32 частоты соответствующего R С-узла 2 и блок

7 и т.д. по всем адресам (узлам) .

Таким образом, значение параметров С-узлов ? С-сетки 1 сеточной модели хранятся как в соответствующих делителях 32 частоты в виде фазового сдвига между импульсами опорной последовательности Ео и импульсами последовательности 11,используемых для формирования импульсов управления 1„, так и в соответствующих ячейках блока 7 памяти статичес- 10 кого типа в виде эталонного значения.

В процессе решения задачи на сеточной модели контролируемые импульсы управления с выходов R5 -триггеров

33 подаются на информационные входы 15

0 — N мультиплексора 6, на управляющие входы AE-AN которого поступает начальный код адреса со счетчика 5 адреса. При этом на выходе мультиплексора 6 присутствуют импульсы, 20 длительность которых определяется величиной фазового сдвига, хранимого в соответствующем делителе 32 частоты по этому адресу. По этому адресу происходит обращение к памяти блока

7, в котором хранятся эталонные значения кода параметра.

По сигналу "Считывание", который поступает на вход блока 7 и С-вход реверсивного счетчика 8 с предуста- 30 новкой производится перезапись хранимой по соответствующему адресу блока

7 информации в реверсивный счетчик

8 с предустановкой.

Контролируемый параметр » с выхода мультиплексора 6 поступает на первый вход схемы И 10, на второй вход которой подаются импульсы частоты 1„ с выхода блока 3. При этом на выходе схемы И 10 формируется пачка 40 импульсов частоты, количество которых равно » 1, . Эта пачка импульсов поступает на вычитающий вход

1 реверсивного счетчика 8.

Если значение кода параметра, за- 45 .писанного в счетчик 8, соответствует числу импульсов, пришедших на вычитающий вход, то по окончании контролируемого импульса t состояние счетчика 8 должно быть нулевым, т.е. на всех его выходах, подключенных к входам схемы ИЛИ 9, должен быть "0".

При этом на выходе схемы ИЛИ 9 присутствует "О", который поступает на установочный 1 -вход триггера 11. На

С-вход триггера ll поступает контролируемый импульс tö с выхода мультиплексора 6, по заднему фронту кото98! рого триггер 11 должен быть изменить свое состояние на единичное и на его выходе появился бы сигнал "Сбой".

Но так как на 11 -вход триггера 11 подан "0", то он блокирует переключение триггера и он остается в нулевом состоянии. При этом с инвертирующего выхода триггера ll "1" поступает на первый вход схемы И 13, на второй вход которой подается контролируемый импульс 4„ с выхода мультиплексора

6 через элемент 12 задержки. Сигнал с выхода элемента И 13 при отсутствии сигнала "Сбой" поступает по окончании импульса 1ц на вход сложения

+1 счетчика 5 адреса с предустановкой импульса, по заднему фронту которого в счетчик 5 адреса добавляется единица и на управляющих входах демультиплексора 4, мультиплексора 6, блока

7 и дешифратора 14 адреса устанавливается код адреса следующего RC-óçëà

2 С-сетки 1, а на его выходе появляется контролируемый импульс. Процесс контроля длительности этого импульса аналогичен описанному.

При появлении сигнала "Сбой" дальнейший контроль прекращается, а на блоке 15 индикации высвечивается адрес С-узла 2 С вЂ” сетки 1, в делителе 32 частоты которого хранитI ся ошибочное значение параметра 1ц

После исправления оператором ошибки процесс автоматического контроля параметров 1 С-узлов 2 R С-сетки 1 возобновляется.

Таким образом, в предлагаемой сеточной модели происходит автоматический контроль параметров резистивных элементов, что исключает необходимость периодического ручного контроля оператором параметров модели в процессе решения задач моделирования на R С-сетке, в результате чего повышается точность решения и эффективность использования сеточной модели.

Формула изобретения

Сеточная модель, содержащая первый и второй регистры памяти, блок задания начальных условий, блок задания граничных условий, Р С-сетку, состоящую из N RС-узлов, каждый из которых содержит управляемый резистор, сглаживающий конденсатор, два усилителя, делитель напряжения, регистр, входной дешифратор, первую

l260 и вторую группы согласующих резисто- ров, группу ограничительных диодов и группу усилительных полевых тран— зисторов, затворы которых соединены с группой выходов входного дешифратора и с первыми выводами соответствующих согласующих резисторов первой группы, вторые выводы которых подключены к истокам соответствующих усилительных полевых транзисто- 10 ров группы и к первым выводам соответствующих согласующих резисторов второй группы, вторые выводы которых соединены с анодами соответствующих ограничительных диодов группы и с группой входов задания проводимости управляемого резистора, первый вывод которого подключен через первый усилитель к первому крайнему вы— воду делителя напряжения, второй 20 крайний вывод которого соединен с. выходом второго усилителя, вход которого подключен к второму выводу управляемого резистора и к первому выводу сглаживающего конденсатора, вто- 25 рой вывод которого соединен с шиной нулевого потенциала, средний вывод делителя напряжения подключен к стокам усилительных полевых транзисторов группы, группа выходов регистра Зо соединена с группой входов входного дешифратора, 1 блоков формирования длительности импульса, каждый из которых состоит из делителя частоты и

RS -триггера, первый установочный .вход которого соединен с выходом делителя частоты, выход каждого RS триггера подключен к катодам ограничительных диодов группы соответствующего Р С-узла R С-сетки, выход блока задайия начальных условий соединен с первым выводом управляемого резистора первого RC-узла, второй вывод управляемого резистора каждого„ i -ro (где 1 = 2, М} R С-узла 45 подключен к первому выводу управляемого резистора (i +1) -го RC-узла, второй вывод управляемого резистора ,} -го R C-узла соединен с выходом блока задания граничных условий, отличающаяся тем, что, с целью повышения точности, в него введены блок синхронизации, счетчик адреса, демультиплексор, мультиплексор, два элемента И, блок памяти, 98l 8 реверсивный счетчик, элемент задержки, элемент ИЛИ, дешифратор, блок индикации и триггер, прямой выход которого является выходом сбоя сеточной модели, вход установки начального состояния которой соединен с входом записи блока памяти и со стробирующим входом демультцплексора, каждый из

N выходов которого подключен к входу установки 0" делителя частоты соответствующего блока формирования длительности импульса, группа выходов первого регистра памяти соединена с группой информационных входов блока памяти и с группой входов задания временного распределения блока синхронизации, первый выход которого подключен к информационным входам делителей частоты и к первому входу первого элемента И, выход которого соединен с вычитающим входом реверсивного счетчика, группа выходов которого подключена к группе входов элемента ИЛИ, выход которого соединен с входом установки в "0 триггера, инверсный выход которого подключен к первому входу второго элемента И, выход которого соединен с суммирующим входом счетчика адреса, группа выходов которого подключена к группе адресных входов мультиплексора, к группе адресных входов блока памяти и к группе входов дешифратора, группа выходов которого соединена с группой входов блока индикации, второй выход блока синхронизации подключен к вторым установочным входам Rá -триггеров, выходы каждого из которых соединены с соответствующим информационным входом мультиплексора, выход которого подключен к второму входу первого элемента И, счетному входу триггера и входу элемента задержки, выход которого соединен с вторым входом второго элемента И, вход запуска сеточной модели подключен к входам записи реверсивного счетчика, счетчика адреса и к входу чтения блока памяти, группа выходов которого соединена с группой входов реверсивного счетчика, группа выходов второго регистра памяти подключена к группе информационных входов счетчика адреса, третий выход блока синхронизации соединен с информационным входом демультиплексора.

1 260981

Составитель В. Рыбин

Техред М.Ходанич

Редактор Л. Пчелинская

КорректорС. Шекмар

Заказ 5234/51

Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская-наб., д. 4/5

Подписное,производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4