Устройство для сортировки @ -ичных чисел (его варианты)

 

Изобретение относится к области вычислительной техники. Цель изобретения .- повышение быстродействия и расширение области применения за счет обеспечения возможности сортировки чисел, начиная с заданного. Указанный положительный эффект в устройстве по первому и второму вариантам достигается, в частности, введением блоков памяти констант, обеспечивающих ускорение поиска следующего по величине числа на интервале числовой шкалы в S единиц. Устройство по второму варианту, кроме того, имеет более высокое быстродействие по сравнению с устройством по первому варианту за счет сокращения времени сортировки на N тактов, где N - число сортируемых чисел, обеспечиваемого стиранием прежней информации параллельно с ее выводом. Поэтому его с (О применение наиболее эффективно в слу (Л чае часто изменяемого массива сортируемых чисел. 2 с.п. ф.п.,4 з.п. с ф.п., 7 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) Al (so 4 G 06 F У/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3756057/24-24 (22) 21.06.84 (46) 23.10.86. Бюл. № 39 (72) А.К. Барышников и M.M. Немировский (53) 681.325(088,8) (56) Авторское свидетельство СССР

¹ 637810, кл. С 06 F 7/08, 1976.

Авторское свидетельство СССР № 1103712, кл. С 06 F 7/08, 1982. (54) УСТРОЙСТВО ДЛЯ СОРТИРОВКИ S-ИЧНЫХ ЧИСЕЛ (ЕГО ВАРИАНТЫ) (57) Изобретение относится к области вычислительной техники. Цель изобретения — повышение быстродействия и расширение области применения sa счет обеспечения воэможности сортировки чисел, начиная с заданного. Указанный положительный эффект в устройстве по первому и второму вариантам достигается, в частности, введением блоков памяти констант, обеспечивающих ускорение поиска следующего по величине числа на интервале числовой шкалы в S единиц. Устройство по второму варианту, кроме того, имеет более высокое быстродействие по сравнению с устройством по первому варианту за счет сокращения времени сортировки на N тактов, где N — чис— ло сортируемых чисел, обеспечиваемого стиранием прежней информации параллельно с ее выводом. Поэтому его применение наиболее эффективно в случае часто изменяемого массива сортируемых чисел. 2 с.п. ф.п., 4 з.п. ф.п., 7 ил.

Изобретение относится к вычислительной технике и может быть использовано при сортировке 2-разрядных

S-ичных чисел.

Цель изобретения — повышение быстродействия и расширение области применения за счет обеспечения сортировки чисел, начиная с заданного.

На фиг. 1 и 2 представлены функциональные схемы устройства по первому и второму вариантам; на фиг. 3 и 4 функциональные схемы i-го (ь=Т, у-1) и 1-ro блоков памяти чисел устройства соответственно по первому и второму вариантам; на фиг. 5а — функциональная схема блока памяти констант, на фиг. 5 о, — примеры выполнения

i-ro и 7-ro регистров ввода-вывода; на фиг. 5 г — пример выполнения ключа; на фиг. 6 и 7 - соответственно алгоритм вычисления данных для заполнения блоков памяти констант и пример такого заполнения (где х(у) — текущий номер бита; Аст (Амл) — старшие ;S (младшие e) разряды адреса; Rx—

1 признак вывода опорного числа; Вх признак наличия числа, больше выводимого; Ux — ; А(Д)— код адреса и соответствующих ему данных; ВТу — значение бита с номером у; U — информационные выходы).

Устройство по первому варианту содержит 1 блоков 1 памяти чисел, блоков 2 памяти констант, (Х-1) регистров 3, 7 регистров 4 ввода-вывода, Х групп 5 ключей, (42-3) элементов ИЛИ 6, 2 (7-1) элементов И 7, (37 — 2) элементов 8 задержки, инфор.мационные входы-выходы 9, вход 10 разрешения записи опорного числа, вход 11 разрешения вывода, вход 12 разрешения чтения, тактовый вход

13, вход 14 разрешения записи данных, вход 15 режима "Чтение-запись", вход

16 данных, вход 17 запроса числа, тактовый выход 18, выход 19 конца работы и выход 20 признака вывода опорного числа.

Устройство по второму варианту содержит Х блоков 21 памяти чисел, М блоков 22 памяти констант, (У-1) регистров 23, 7. регистров 24 ввода-вывода, 2 групп 25 ключей, (4X-3) элементов ИЛИ 26, (37-2) элементов И 27, (37-2) элементов 28 задержки, информационные входы-выходы 29, вход 30 разрешения записи опорного числа, вход 31 разрешения вывода, вход 32

1265758 2 разрешения чтения, тактовый вход 33, вход 34 разрешения записи данных, вход 35 режима "Чтение-запись", вход

36 данных, вход 37 запроса числа, тактовый выход 38, выход 39 конца работы и выход 40 признака вывода опорного числа.

Блок памяти чисел i-й по первому варианту (фиг. За) содержит S модулей 41 памяти, дешифратор 42 и элементы ИЛИ 43.

Блок памяти чисел 7-й по первому варианту (фиг. 3 о ) содержит S триггеров 44 и дешифратор 45.

15 Блок памяти чисел i-й по второму варианту (фиг. 4 а ) содержит S модулей 46 памяти, дешифратор 47, элементы ИЛИ 48 и элемент И 49.

Блок памяти чисел Х-й по второму

20 варианту (фиг. 4 B ) содержит S триг— геров 50, дешифратор 51 и элементы

ИЛИ 52.

Блок памяти констант (фиг. 5 а ) содержит модуль 53 памяти и группу 54 ключей.

Регистр ввода-вывода (фиг. 5 8,р) содержит регистр 55 и группу 56 ключей.

Ключ (фиг. 5 г ) содержит транзис30 торы 57 и резисторы 58.

Устройство по первому варианту работает следующим образом.

В режиме подготовки устройства производится стирание данных во всех блоках 1 памяти чисел. Для этого на входах 12, 10, 13, 15 и 16 устройства устанавливают уровень логического

"О", что обеспечивает соответственно запрет чтения блоков 1, отключение

4О. выходов регистров 4 от адресных входов бита блоков 1, запрет ввода опорного числа, установку режима записи и логического уровня данных, равного нулю, на входах блоков 1. Далее, ус45 танавливая на информационных входахвыходах 9 устройства последовательно коды от 0 до (S -1) и сопровождая их

Р стробирующим сигналом, подаваемым на вход 14 разрешения записи устройства, производят стирание (обнуление) данных во всех блоках 1 памяти чисел устройства. При этом информация с входов-выходов 9 устройства поступает на адресные входы слова и адресные.

55 входы бита блоков 1 памяти чисел.

Значение адреса бита дешифрируется дешифратором 42 /45), что при наличий сигнала разрешения записи на входах

1265758 позволяет через соответствующий элемент ИЛИ 43 (непосредственно для блока 1Р) произвести обращение, а следова".ельно, в данном случае и запись логического 0 в соответствующий модуль 41 памяти или триггер 44.

IIo окончании данного режима устройства может быть переведено в режим ввода в него массива сортируемых чисел. I0

В этом режиме, как и в предыдущем, на входах 12, 10, 13 и .15 устройства остается уровень логического "0" а на выходе 16 данных устройства устанавливается уровень логической "1".15

Далее, устанавливая на информационных входах-выходах 9 устройства коды сортируемьж чисел и подавая сигнал разрешения записи на вход 14 устройства, производят запись в блоки 1 10 памяти чисел . Таким образом, каждое из введенных в устройство чисел отмечается установкой бита в состояние логической "1", адрес которого равен коду этого числа. !5

Рассмотрим пример работы устройства для сортировки трехразрядных восьмеричных чисел, т.е. 1=3, S=8, m=3.

Допустим, что в устройство введены последовательно следующие числа: 1р

145, 413, 237 и 235. Тогда в следу— ющих блоках 1 памяти чисел по следующим адресам устанавливается состояние логической "1": в блоке 1 по адресам 1,2 и 4; в блоке 1 по ададресам 14,23 и 41; в блоке 1, по адресам 145, 235, 237 и 413.

По окончании ввода в устройство сортируемых чисел оно может быть переведено в режим ввода опорного числа, относительно которого в следующем режиме осуществляется выдача чисел в упорядоченной последовательности.

Код опорного числа, например 235, 45 устанавливается на входах-выходах 9 устройства, так, что на адресных входах слова блоков 1 и 1, памяти

Мисел устанавливаются адреса 2 и 23 соответственно. При этом на входах

9 — 14, 16 и 15 устройства установлены соответственно уровни логических "0" и "1". Затем на вход 12 устройства подается сигнал, разрешающий чтение информации из блоков 1 и 1, . Сигнал чтения поступает на входы 12 блоков

1< и 1< и далее через элементыИЛИ 43 осуществляется обращение по всем модулям 41 памяти, после чего на их выходах образуются данные, соответствующие указанным адресам, а именно: на выходе блока 1 код 000 10000, на выходе регистра 3 код 00000 101. Кроме того, сигнал разрешения чтения с входа 12 устройства поступает через элементы ИЛИ 6 и элементы 8 задержки на тактовые входы регистров 3 и входы установки в "0" регистров 4, тем самым обеспечивая запись информаЦии с ВыхОДОВ блОкОВ 1 и 14 В со ответствующие регистры 3.

Затем уровнем логической "1" по входу 9 устройства открываются ключи 5, что обеспечивает установку на информационных входах регистров 4 кодов соответствующих разрядов опорного числа 235. Затем на входе 13 устройства формируется сигнал разрешения ввода кода опорного числа, который поступает через элементы

ИЛИ 6 на тактовые входы регистров

4 и производит запись в них указанной информации: в регистр 4 4 кода 2, в регистр 4 кода 3, в регистр 4, кода 5.

По окончании ввода опорного числа устройство может быть переведено в режим выдачи введенных в него числе в упорядоченной последовательности, начиная с опорного числа.

Для этого внешний источник данных (кодов адресов и кодов чисел в предыдущих режимах) отключается от входов-выходов 9 устройства. Ключи

5 переводом входа 9 устройства в состояние логического "0н закрываются, а выходы блоков 2 памяти констант и регистров 4 выводятся из третьего состояния переводом входа 10 устройства в состояние логической "1", на выходах модулей памяти и выходах регистров 34 появляется значимая информация. Входы 13 и 14 устройства установлены в состояние логического

"U", а вход 15 — в состояние логической 1 .

Блок 2 памяти констант состоит из последовательно соединенных модуля 53 памяти и группы 54 ключей.

В модуле 53 памяти закодированы результаты анализа адресов и значений битов S-разрядного слова, посту— пающего на адресный вход олока 2.

На другой адресный вход поступает mразрядный код (m=3) адреса бита в этом слове. Сущность анализа состоит

65758 б

5 12 в том, что для каждого возможного значения m-paspspqoro кода определяется соответствующее ему значение бита в S-разрядном слое и, если оно равно нулю (единице), значение признака R вывода опорного числа равно нулю (единице).

Далее анализируются биты, адреса которых больше заданного тп-разрядного кода. После нахождения первого бита, установленного в состояние логической " 1", его адрес фиксируется в поле данных (И), а значение признака В наличия числа, большего выводимого, становится равным единице. Если нет ни одного бита, установленного в состояние логической "1", адрес которого больше заданного тп-разрядного кода, то значение признака В становится равным нулю, а значение

N становится несущественным. Пример анализа (S — 8, m=3) байта 01100101 показан на фиг. 7. Полный алгоритм вычисления данных для заполнения модуля 53 памяти показан на фиг. 6. Таким образом, каждый модуль 53 памяти должен вмещать 2 m+1 (m+2)-разрядных слов для блоков 2 ламяти констант

Устройство в режиме выдачи из него чисел в упорядоченной последовательности для указанного примера работает следующим образом.

После занесения в регистры 4 кода

235 опорного числа этот же код присутствует на входах-выходах 19 устройства, т.е. на адресных входах блоков 1 и i установлены соответственно адреса слова 2 и 23. Адреса бита, поступающие на входы блоков 1, 1, 1,, на них никакого влияния не оказывают, так как на их входах разрешения записи установлен уровень логического ."0". Далее ключи 5 закрываются нулевым логическим уровнем на входе 9 устройства, а выходы модулей 53 памяти и регистров 34 логически соединяются с выходами блоков

2 памяти констант и выходами регистров 4 за счет того, что соответствующие ключи 54 и 56 открываются единичным логическим уровнем на входе

10 устройства, на входах 13, 14 и 16 которого установлены уровни логического. "0". На входе 15 устройства установлен уровень логической " 1", разрешающий режим чтения из блоков

1 памяти чисел.

Для рассматриваемого примера к данному моменту на адресных входах блоков 2 памяти констант, входящих в состав блоков .1> 1 и 1,, соответственно установлены следующие коды:

01101000 и 010 00010000 и 011;

00000101 и 101, а следовательно, в соответствии с алгоритмом работы блока 1 памяти констант на их выходах (И, R В) присутствуют следующие коды: 100, 1, 1; Н, 1,0 и 1 11, 1, 1, где

ið-Я вЂ” незначащий код.

При выводе чисел из устройства в упорядоченной последовательности от меньшего к большему, начиная с опорного, первым анализируется выход

20 признака вывода опорного числа.

Если этот выход установлен в состояние логической "1", то, последовательно, на входах-выходах 9 устройства находится код числа, равного опорному, т.е. код 235. После приема кода этого числа приемник данных (источник и приемник данных (не показаны) анализирует значение логического уровня на выходе 19, наличие кода большего числа устройства. Если на нем присутствует уровень логической

"1", то в устройстве еще имеются не выведенные из него числа. Для рассматриваемого примера этот уровень является единичным, так как выходы

В блоков 2 логически объединены эле-ментами ИЛИ 6.

Каждое следующее число выводится из устройства по сигналу, подаваемому на вход 17 запроса числа устройства.

Прохождение этого сигнала блокируется единичным уровнем на инверсном входе элемента И 7> (2=3). Далее этот

1Q сигнал поступает через элемент ИЛИ 68, элемент И 7, и элемент ИЛИ 6 з на тактовый вход регистра 4, и производит в него запись кода 111 (7), т.е. на входах-выходах 19 устройства появля15 ется код следующего числа 237. Через время, достаточное для установления информации, на выходе регистра 4, а следовательно, и на тактовом выходе

18 устройства появляется единичный сигнал,.сообщающий приемнику данных

5р о наличии на входах-выходах 9 устройства кода следующего по величине из сортируемых чисел. Так как на выходе

19 устройства остается уровень логической " 1", приемник данных снова формирует сигнал на входе 17 запроса числа устройства, который блокируется элементом И 7 (так как выход В блока 2 памяти констант установлен уже

7 1265758

10 в состояние логического 0"), но пропускается элементом И 7> . Далее его прохождение блокируется через элемент И 7 по той же причине, что и для элемента И 7,, но разрешается через элемент И 7, с выхода которого он поступает через элемент ИЛИ 6 на тактовый вход регистра 4, разрешая запись в него кода следующего числа в данном разряде, а именно кода 100 (4). После того, как этот код установится на выходе регистра 4, а следовательно, и на адресных входах блоков 1 и 1,, на выходе элемента 8 задержки появляется сигнал, который 15 поступает на элемент ИЛИ 6, с выхода которого он поступает на вход разрешения чтения блока 1г памяти чисел и вход элемента 8г задержки. После

1 того, как на выходах блока 1 уста- 20 новятся действительные данные (в данном случае код 01000000), на выходе элемента 8г задержки появляется сигнал, производящий запись этих данных в регистр 3 и обнуление регйстра 25 г

4г. При этом на выходах И, R, В блока памяти констант устанавливаются сле дующие коды: 010, О, 1. Далее сигнал запроса числа с выхода элемента 8 задержки поступает через элемент 30

ИЛИ 6,, элемент И 7 и элемент ИЛИ 6 на тактовый вход регистра 4, производя запись в него кода 010 (2).

После установки этого кода на выходе регистра 4,,а следовательно,и на адресных входах блока 1 сигнал запро" са числа появляется на выходе элемента

8 задержки, с которого он поступает на вход блока 1 памяти чисел и вход элемента 8 г задержки и одновременно 40 осуществляет чтение слова по адресу

41, которое дапее записывается в регистр 31, и, кроме того, обнуляет регистр 4,. Таким образом, на адресных входах А, и А„щблока 2,памятия 4 ст констант установлены коды: 000 и

00010000. Следовательно, на его выщздах И, R В появляются соответственно коды 011,0,1. Далее аналогично тому, как это описано для блока 1г (И), с выходов блока 2, памяти констант код переписывается в регистр 4,.

Таким образом, на входах-выходах

9 устройства появляется код числа

413, а на выходах 18 и 19 устройства появляются уровни логических

" 1" и "0", подтверждающие наличие на входах-выходах 19 действительных данньж и то, что это число является последним.

Устройство для сортировки чисеп по второму варианту работает аналогично устройству по первому варианту. Отличие состоит лишь в том, что в этом устройстве для повышения быстродействия в режиме стирания информации в блоках 1 памяти чисел введены элементы И 27, через которые (в случае, если сигнал на выходе В равен уровню логического "0", т.е. анализ слова завершен) сигнал запроса числа с выхода элемента 28 задержки поступает на вход (на входе 36 данных устройства в этом режиме установлен уровень логического "C") блоков 21 памяти чисел, прохоДит че рез элементы ИЛИ 48 и осуществляет обращение (запись) в модули 46 памяти (триггеры 50). При этом сигнал обращения устанавливает на выходе элемента И 49 блока 21 уровень логического

"0", что задает на модулях 46 памяти режим записи. В результате стираются данные по текущему адресу в блоке 21.

Технико-экономическая эффективность изобретения по сравнению с известным устройством состоит в расширении класса решаемых задач за счет обеспечения возможности вывода чисел в упорядоченной последовательности, начиная с заданного, а также в том, что повышается быстродействие устройства.

Время вывода N чисел в упорядоченной последовательности из известного устройства пропорционально величине Т И(7+1), где Т „ — время задержки распространения информации через один блок для сортировки чисел.

Ввиду сложности получения времени вывода N чисел в упорядоченной последовательности из предлагаемого .устройства для произвольного коэффициента их заполнения числовой шкалы от

0 до (S -1) проведем сравнение для двух крайних случаев.

В первом случае коэффициент заполнения числовой шкалы настолько мал, что информация должна проходить через все блоки 2 и 1, т.е. время вывода пропорционально величине Т „ N ° g.

Во втором случае коэффициент заполнения числовой шкалы равен единице. Тогда время вывода пропорционально

1265758 х (У-К+1); х-..

Так как р„ для известного и пред- 5 лагаемого устройств примерно равно, коэффициент повышения быстродействия

К находится в следующих пределах:. 3+1 $ (1+1) -Р

У -КБ - S" М-К+1.к=

Для рассмотренного при описании работы устройства примера (Х=З, S=8) 10

1,З К а З,1.

Для устройства по второму варианту по сравнению с устройством по первому варианту время стирания информации сокращается на N тактов обращения к блокам памяти чисел, так как это стирание происходит параллельно с выводом информации из устройства. Применение устройства по второму варианту наиболее эффективно в случае, если после каждого вывода информации из устройства в упорядоченной последовательности в него вводится следующий массив чисел, подлежащий сортировке.

Формула изобретения

1 . Устройство для сортировки S-ичных

- чисел, где S — - основание системы счисления, содержащее Х блоков памя- 35 ти чисел, где У вЂ” разность сортируемых чисел, (2-1) регистров, 2х элементов задержки и элемент ИЛИ, выход которого является выходом конца работы устройства, вход разрешения 40 записи данных устройства соединен.

1 с входами разрешения записи всех блоков памяти чисел, выходы х-го блока памяти, где i=1 2,...,Х-1, соеди"нены с информационными входами i-ro 45 регистра, первый вход управления выборкой i-го блока памяти чисел соединен с входом разрешения чтения устройства, выход i-ro элемента задержки соединен с тактовым входом i-ro 50 регистра, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и расширения области применения за счет обеспечения сортировки чисел, начиная с заданного, в не- 55 го введены У блоков памяти констант, 2 регистров ввода-вывода, f групп по

m ключей, (m = Plop Sj), (f-2) элементов задержки, 3 (f-.1) элементов

ИЛИ и 2 (У вЂ” 1) элементов И, причем вход данных устройства соединен с входами данных всех блоков памяти чисел, выходы х-го регистра соединены с соответствующими адресными входами первой группы i-ro блока памяти констант, выходы 3-го блока памяти чисел соединены с соответствующими адресными входами первой группы 7-го блока памяти констант, информационные входы-выходы К-й m-разрядной группы устройства (К=1,2,...,2) соединены с соответствующими адресными входами бита К-ro блока памяти чисел, с соответствующими адресными входами второй группы К-ro блока памяти, с соответствующими информационными входами ключей К-й группы и выходами

k-ro регистра ввода- вывода, входы которого соединены с соответствующими выходами k — ro блока памяти констант и выходами соответствующих ключей

К-й группы, информационные входы-выходы m-разрядной )-й группы устройства, где j=k+1, k+2,... У, соединены с соответствующими адресными входами слова (j-k)-й группы К-ro блока памяти, вход режима "Чтение-запись" устройства соединен с входом режима

"Чтение-запись" i-ro блока памяти чисел, второй вход управления выборкой которого соединен с входом х-го элемента задержки и выходом (i+22-1)-го элемента ИЛИ, первый и второй входы которого соединены с входом разрешения чтения устройства и выходом i+pro элемента задержки соответственно, тактовый вход устройства соединен с первым входом (Е+У-1)-го элемента

ИЛИ, выход которого соединен с тактовым входом К-ro регистра ввода-вывода, вход установки в состояние вывода которого и вход разрешения выборки k -го блока памяти констант соединены с входом разрешения вывода устройства, вход разрешения записи заданного числа устройства соединен с управляющими входами ключей 1 -й группы, выход i-го элемента задержки соединен с входом установки в "О"

i-ro регистра ввода-вывода и через (i+22-1)-й элемент задержки соединен с первым входом (1+ЗХ-2)-го элемента ИЛИ, выход которого соединен с первым входом i-го элемента И, вход запроса числа устройства соединен с вторым входом (3I-1)-ro элемента ИЛИ

758 12 ние-запись данных" и адресные входы слова i-й группы которого соединены с соответствующими входами режима

"Чтение-запись данных и адресными входами слова каждого модуля памяти, выходы которых являются выходами

i-го блока памяти чисел. ч. Устройство для сортировки S-ичных чисел, где S — основание системы счисления, содержащее 7 блоков памяти чисел, где 1 — разрядность сортируемых чисел, (У вЂ” 1) регистров, 2У элементов задержки и элемент ИЛИ, выход которого является выходом конца работы устройства, вход разрешения записи данных устройства соединен .с входами разрешения записи всех блоков памяти чисел, выходы i-го блока памяти чисел, где i=1,2,...,Х-1, соединены соответственно с информационными входами i — ro регистра, первый вход управления выборкой i — ro блока памяти чисел соединен с входом разрешения записи устройства, выход i†- ro элемен— та задержки соединен с тактовым входом -го регистра, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия и расширения области применения за счет обеспечения сортировки чисел, начиная с заданного, в него введены 2 блоков памяти констант, Х групп по ш ключей, где

m = log S, 7. регистров ввода-вывода, (7-2) элементов задержки, 3(Х-1) элементов ИЛИ и (32-2) элементов И, причем вход данных устройства соединен с входами данных всех блоков памяти чисел, выходы i-го регистра соединены соответственно с адресными входами первой группы i-го блока пас мяти констант, выходы Х-го блока памяти чисел соединены соответственно с адресными входами первой группы

У-ro блока памяти констант, информационные входы-выходы К-й m-разрядной группы устройства, где К=i,2,...,3, соединены соответственно с адресными входами бита К-го блока памяти чисел, с адресными входами второй группы К-ro блока памяти констант, с информационными входами ключей К-й группы и с выходами К-ro регистра ввода-вывода, входы которого соединены соответственно с m выходами К-ro блока памяти констант и выходами ключей К-й группы, информационные входы-выводы

m-разрядно" j-й группы устройства, где j =k+1 k+2 Х, соединены соот50

l l 1265 и первым входом У-го элемента И, выход каждого (i+7. — 1)-ro элемента И, кроме 2 (Х-1)-го, соединен с первым входом (i+I) го элемента И и с вторым входом (i-31. — 2)-ro элемента ИЛИ, вы— ход 2(7-1)-ro элемента И соединен с вторым входом (27-1)-ro элемента ИЛИ и с входом (21-1)-го элемента задержки, выход признака наличия большего числа i-го блока памяти констант 10 соединен с инверсным входом i+(1-1)— го элемента И, с первым входом i-ro элемента ИЛИ и с вторым входом i-ro элемента И, выход которого соединен с вторым входом (i+(2-1)j -го элемен- 15 та ИЛИ и входом(ай-(У-1)1 -.ro элемента задержки, выход признака наличия большего числа У-го блока памяти констант соединен с вторым входом (7-1)го элемента ИЛИ, второй вход кжадого 20

q-ro элемента ИЛИ, где q=1,...,7-2, соединен с выходом (q+i)-ro элемента

ИЛИ, выход 7-го элемента задержки является тактовым выходом устройства, выход признака вывода опорного числа 25 первого блока памяти констант является одноименным выходом устройства.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что ь †н блок памяти чисел содержит S триггеров и дешифратор, .информационный и управляющий входы которого являются соответственно адресными входами бита и входом разрешения записи 7-го блока памяти чисел, вход данных и выходы

2-ro блока памяти чисел соединены соответственно с информационными входами и выходами триггеров, синхровходы которых соединены с соответствующими выходами дешифратора. 40.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что i-й блок памяти чисел содержит дешифратор, S элементов ИЛИ, S модулей памяти, каждый из которых содержит S однобито-45 вых ячеек памяти, вход управления выборкой каждого модуля памяти соединен с выходом соответствующего элемента ИЛИ, первый и второй входы которого соединены соответственно с первым и вторым входами управления

1аыборкой i-го блока памяти чисел, а третий вход — с соответствующим выходом дешифратора, информационные и управляющие входы которого являются соответственно адресными входами бита и входом разрешения записи i-го блока памяти чисел, входы режима "Чте13 12657 ветственно с адресными входами слова (j -k) é группы К-ro блока памяти чисел, вход режима "Чтение-запись" устройства соединен с входом режима Чтение-запись" i-ro блока памяти

5 присел, второй вход управления выбор кой которого соединен с входом i-го элемента задержки и выходом (i +

+ (22-1)) -го элемента ИЛИ, первый вход которого соединен с входом раз10 решения чтения устройства, а второй вход соединен с выходом (i+1)-го элемента задержки и первым входом

ti+(22-1)) -го элемента И, выход которого соединен с входом разрешения стирания (i+1)-ro блока памяти чисел, тактовый вход устройства соединен с первым входом (k+(7-1)-ro элемента

ИЛИ, выход которого соединен с тактовым входом К-го регистра ввода-выво20 да, вход установки в состояние вывода которого и тактовый вход соответствующего К-ro блока памяти констант Соединены с входом разрешения вывода устройства, вход разрешения записи заданного числа устройства соединен с управляющими входами ключей K-й группы, выход i-го элемента задержки соединен с входом установки в "О"

i-ro регистра ввода-вывода и через

30 (i-(27-1)J -й элемент задержки соединен. с первым входом i+(37-2)-го элемента

ИЛИ, выход которого соединен с первым входом i-ro элемента И, вход запроса числа устройства соединен с вторым входом (ЗХ-1)-го элемента ИЛИ и пер1 вым входом 1,-ro элемента И, выход каждого Pi+(I-1)J -го элемента И, кроме 2 (Р-1), соединен с первым входом (i+I)-ro элемента И и с вторым входом ji+(32-2)» -го элемента ИЛИ, выход 2(Х-1)-ro элемента И соединен с вторым входом (2Х-1)-ro элемента

ИЛИ и входом (2f-1)-ro элемента задержки, выход признака большего числа i-блока памяти констант сое45 динен с инверсными входами (i+(&1))"

ro и (i+2(l-1)1 -го элементов И, с первым входом i-ro элемента ИЛИ и с вторым входом i-ro элемента И, выход которого соединен с вторым входом (i+(I-1)J -го элемента ИЛИ и с входом (i+(7-1)) -ro элемента задержки, выход признака наличия большего числа 1I-ro блока памяти констант соединен с инверсным входом (ЗХ-2)-го элемента И, с вторым входом (&1)-ro элемента ИЛИ, второй вход каждого

i-го элемента ИЛИ с первого по

58 I4 (7 2) и соснинеH с Выходом (3 + 1 ) б О элемента HJIH, выход f — го элемента задержки является тактовым выходом устройства, выход признака вывода опорного числа первого блока памяти констант является одноименным выходом устройства.

5. Устройство по п. 4, о т л ич а ю щ е е с я тем, что Х-й памяти чисел содержит У триггеров, S элементов И и дешифратор, информационные и управляющий входы которого являются г ответственно адресными входами бита

Й входом разрешения записи 7-ro блока памяти чисел, вход данных и выходы

М-го блока памяти чисел соединены соответственно с информационными входами и выходами триггеров, синхровходы которых соединены с выходами соответствующих элементов ИЛИ, первый вход каждого элемента ИЛИ соединен с соответствующим выходом дешифратора, а второй вход соединен с входом разрешения стирания 2 † блока памяти чисел.

6. Устройство по и. 4, о т л ич а ю щ е е с я тем, что i-й блок памяти чисел содержит дешифратор, S элементов ИЛИ, элемент И и S модулей памяти, каждый из которых соедержит S однобиФовых ячеек памяти, вход управления выборкой каждого модуля памяти соединен с выходом соответствующего элемента ИЛИ, первый и второй входы которого соединены соответственно с первым и вторым входами управления выборкой i-ro блока памяти чисел, а третий вход соединен с соответствующим выходом дешифратора, информационные и управляющий входы которого являются соответственно адресными и входом разрешения записи

i-го бдзка памяти чисел, вход данных и адресные входы слова i-ro блока памяти чисел соединены соответственно с входом данных и адресными входами слова соответствующего модуля памяти, вход режима "Чтение-запись" каждого модуля памяти соединен с выходом элемента И, инверсный вход которого соединен с четвертыми входами элементов ИЛИ и является входом раЪрешения стирания i-ro блока памяти чисел, вход режима Чтение-записв

i-го блока памяти чисел соединен с прямым входом элемента И, выходы Модулей памяти являются выходами -го блока памяти чисел.

12б5758

29

2Ó

29

Ж

От1б m14 ие.,3

От 20е

Ото дейиЧ

Йп Й От150т14 0m ОтЫ+(2Га

От% 0Ю50т ЬЧ йр,ц От24 +рг-р1

&727у gpss„у! а

4е

ЛМ

AIBA) М От21рр.2

12651 8

ВГ6

Составитель Е. Иванова

Техред В.Кадар Корректор M.ÌàêñèìèøHíåö

Редактор И Николайчук

Заказ S665/46

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушскан наб., д. ч/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,