Устройство для многоканальной записи-воспроизведения информации

 

Изобретение относится к накоплению информации и позволяет повысить пропускную способность за счет уменьшения задержки. Каждая ошибка информации магнитного накопителя 21 представляется регистре 5 контроля двумя признаками, которые формируютts3 ОЭ СО to

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5ц 4 С ll В 20/10

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A BTOPCHOMY СВИДЕТЕЛЬСТВУ

Ж

C) ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3888526/24-10 (22) 24.04.86 (46) 30.11.86; Бюл. и 44 (72) А.К.Смирнов (53) 681.84.001.2(088.8) (56) Авторское свидетельство СССР

У 1001166, кл. G 11 В 5/02, 1981.

Авторское свидетельство СССР

Ф 1190410, кл. G Il В 20/10, 1984.

ÄÄSUÄÄ 1273992 А1 (54) УСТРОЙСТВО ДЛЯ МНОГОКАНАЛЬНОЙ

ЗАПИСИ вЂ ВОСПРОИЗВЕДЕН ИНФОРМАЦИИ (57) Изобретение относится к накоплению информации и позволяет повысить пропускную способность за счет уменьшения задержки. Каждая ошибка информации магнитного накопителя 21 представляется в регистре 5 контроля двумя признаками, которые формируют1273992

10 ся в нем в соответствии с сигналами сумматора 4 по модулю два. В режиме воспроизведения производится коррекция ошибок в первом контрольном и последнем информационном каналах.

По окончании воспроизведения единичное состояние триггера 46 по сигналу блока IS дифференцируюших элементов переписывается в триггер 13,открывающий дешифратор 14. После этого триггер 46 через элемент 18 задержки устанавливается в "01 . В конИзобретение относится к накоплению информации, а именно к устройствам для многоканальной магнитной записи-воспроизведения информации.

Цель изобретения — повышение про- S пускной способности за счет уменьшения задержки.

На фиг.I..изображено устройство для многоканальной записи-воспроизведения информации; на фиг.2 — формирователь управляющих сигналов.

Устройство содержит коммутатор подключенный первым выходом к его первому входу и к первому входу блока 2 регистров 3 и соединенный вторым выходом с первым входом сумматора 4 по модулю два, регистр 5 контроля, первый блок 6 элементов И 7, блок 8 сумматоров по модулю два,блок

9 инверторов 10, счетчик 11, первый и второй триггеры 12 и 13, дешифратор 14, блок 15 дифференцирующих элементов, первый и второй элементы

ИЛИ 16 и 17, элемент 18 задержки, второй и третий блоки 19 и 20 элементов И, магнитный накопитель 21, блок 22 памяти, первую и вторую управляющие шины 23 и 24 и синхронизирующую шину 25. Сумматор 4 по модулю два подсоединен другими входами к выходам блока 2 регистров 3 и соецинен выходом со вторым входом коммутатора 1. Третий выход коммутатора подключен к регистру 5 контроля, соединенного выходами с первым бло- 35 ком 6 элементов И 7; выходы котораго подключены ко входам блока 8 сумматоров по"модулю два и ко входам це воспроизведения в старшие разряды счетчика 11 записывается единица, а дешифратор 14 воздействует на блок

6 элементов И 7, формирующих сигнал ошибок ва втором и предпоследнем кайалах. Дешифратор 14 воздействует на формирователь 32 управляющих сигналов и через элементы ИЛИ 16 и 43 на коммутатор 1, в котором сохраняется коммутация, соответствующая режи.— му воспроизведения, 1 з,п. ф-лы, 2ил е блока 9 инверторов 10. Выходы блока

9 инверторов 10 соединены со входами регистра 5 контроля. Счетчик 11 под ключен выходом переполнения к первому входу первого триггера 12 и соединен выходами старших разрядов с информационными входами дешифратора 14, подсоединенного выходами к входам первого элемента ИЛИ 16, к входу первого блока 6 элементов И 7 и к входам блока 15 дифференцирующих элементов. Выходы блока 15 дифференцирующих элементов соединены через второй элемент ИЛИ 17 с входом элемента 19 задержки и с первым входом второго триггера 13, подключенного выходом к управляющему входу дешифратора 14.

Первая управляющая шина 23 соединена с другим входом блока 15 дифференцирующих элементов и с другими входами первого блока 6 элементов И 7.Вторая управляющая шина 24 подключена к третьему входу коммутатора 1. Выходы второго блока 19 элементов И подсоединены к входам магнитного накопителя 21. Входы третьего блока 20 элементов И соединены с выходами блока

8 сумматоров по модулю два. При этом регистр 5 контроля выполнен в виде соединенных последовательно блоков

26-30 памяти и элемента И 31.

Устройство содержит также формирователь 32 управляющих сигналов, подсоединенный первым, вторым, третьим и четвертым входами 33-36 соответственно к первой и второй управляющим шинам 23 и 24, к выходу первого элемента ИЛИ 16 и к синхронизирующей

1273 шине 25, подключенной к первому входу первого триггера 12, соединенный другими входами 37 с выходами блока

9 инверторов 10 и подключенный перBbIM выходом 38 к первому входу счет- 5 чика 11, четвертый, пятый, шестой и седьмой блоки 39-42 элементов И, третий элемент ИЛИ 43, первый и второй блоки 44 и 45 элементов ИЛИ, третий триггер 46, регистр 47, сумматор 48, 10 формирователь 49 сигнала установки, дополнительный элемент 50 задержки и дополнительный сумматор 51 по модулю два. Счетчик ll соединен вторым входом с выходом первого триггера 12. 5

Формирователь 32 управляющих сигналов подсоединен вторым выходом 52 к второму блоку 19 элементов И, соединенному с выходом сумматора 4 по модулю два. Входы четвертого блока 39 элементов И подсоединены к выходам блока 22 памяти, соединенным с другими входами блока 8 сумматоров по модулю два. Первый блок 44 элементов

ИЛИ подключен первым выходом к четвертому входу коммутатора 1, соединен другими выходами с другими входами блока 2 регистров 3 и подсоединенный к выходам второго блока 19 элементов И. Выходы второго блока 45 З0 элементов ИЛИ подключены ко входам блока 22 памяти. Третий элемент ИЛИ

43 включен между выходом первого элемента ИЛИ 16 и пятым входом коммутатора 1. Входы пятого блока 40 эле- З5 ментов И подсоединены к выходам магнитного накопителя 21. Третий триггер 46 подсоединен первым входом к регистру 5 контроля, соединен вторым входом с выходом элемента 18 задерж- 40 ки и подключен выходом к второму входу второго триггера 13. Регистр 47 подсоединен входами к выходам третьего блока 20 элементов. И. Сумматор

48 соединен. входами с выходами млад-.45 ших разрядов счетчика ll и подключен выходом к другому входу блока 22 памяти. Дополнительный сумматор 51 по модулю два подсоединен входами к блоку 2 регистров 3 и соединен выходом 50 через дополнительный элемент 50 задержки с сумматором 4 по модулю два.

Блок 22 памяти подсоединен к третьему и четвертому выходам 53 и 54 формирователя 32 управляющих сигналов, 55 который подключен пятым выходом 55 к четвертому блоку 39 элементов И. Четвертый блок 39 элементов И соединен

992 4 выходами со входами первого блока 44 элементов ИЛИ. Шестой выход 56 формирователя 32 управляющих сигналов подсоединен к входу седьмого блока

42 элементов И, к третьему блоку 20 элементов И и к входу шестого блока

41 элементов И, включенного между выходами регистра 47 и входами второго блока 45 элементов ИЛИ, который соединен другими входами е выходами пятого блока 40 элементов И, подключенными к другим входам первого блока 44 элементов ИЛИ. Другой вход сумматора 48 подсоединен к выходу седьмого блока 42 элементов И, соединенного другим входом с выходом формирователя 49 сигнала установки. При этом вход третьего элемента ИЛИ 43 подсоединен к первой управляющей и.:.не 23, Формирователь 32 управляющих сигналов содержит первый элемент И 57, подсоединенный первым входом к синхронизирующей шине 25, четвертый и пятый элементы ИЛИ 58 и 59, подключенные выходами к блоку 22 памяти, первый инвертор 60, соединенный входом с первой управляющей шиной 23, второй инвертор 61 шестой, седьмой, восьмой и девятый элементы ИЛИ 62-65, второй, третий и четвертый элементы

И 66, 67 и 68, формирователь 69 импульсов, дополнительный дешифратор

70, дополнительный счетчик 71, второй дополнительный элемент 72 задержки, генератор 73 импульсов, третий инвертор 74 и элемент И-НЕ 75, Второй элемент И 66 подсоединен первым входом к второй управляющей шине 24 и подключен выходом к второму блоку

19 элементов И. Третий элемент И 67 подсоединен первым входом к выходу первого элемента ИЛИ 12 и подключен выходом к четвертому блоку 39 элео ментов И. Дополнительный дешифратор

70 подключен первым выходом к первому входу счетчика 11. Второй инвертор 61 соединен выходом с третьим блоком 20 элементов И и с входамишестого и седьмого блоков 41 и 42 элементов И. Выход генератора 73 импульсов подключен к первому входу четвертого элемента И 68, подсоединенного вторым входом к выходу первого элемента ИЛИ 12 и соединенного выходом с первым входом шестого элемента

ИЛИ 62. Шестой элемент ИЛИ 62 подсоединен вторым входом к синхронизирующей шине 25 и подключен

1273992 выходом ко входу второго дополнительного элемента 72 задержки и к первому входу седьмого элемента ИЛИ 63.

Седьмой элемент ИЛИ 63 подсоединен вторым входом к выходу первого инвертора 60, соединен другими входами с выходами блока 9 инверторов 10 и подключен выходом к первому входу дополнительного счетчика 71. Дополнительный счетчик 71 подключен .выходами к входам дополнительного дешифратора

70, подключенного первым выходом ко входу третьего инвертора 74 и к первому входу четвертого элемента ИЛИ 58 и соединенного вторым выходом с первым входом восьмого элемента ИЛИ 64.

Восьмой элемент ИЛИ 64 подключен выходом к входу второго инвертора 61 и к второму входу четвертого элемента

ИЛИ 58 и подсоединен вторым входом к третьему выходу дополнительного дешифратора 70, соединенному с первым входом пятого элемента ИЛИ 59. Второй вход пятого элемента ИЛИ 59 соединен с выходом элемента И-НЕ 75, подсоединенного первым входом к первой управляющей шине 23, подключенной к второму входу первого элемента И 57, Выход первого элемента И 57 соединен через формирователь 69 импульсов с входами девятого элемента

ИЛИ 65, подсоединенного другим входом к выходу второго дополнительного элемента 72 задержки и подключенного выходом к второму входу дополнительного счетчика 71. Выход третьего инвертора 74 соединен с вторыми входами элемента И-НЕ 75 и второго и третьего элементов И 66 и 67.

Многоканальная запись-воспроизведение информации посредством предложенного устройства происходит следующим образом.

В режиме записи информация из блока 22 памяти построчно поступает через второй блок 19 элементов И на магнитный накопитель 21. При этом для каждой строки информации в сумматоре 4 по модулю два формируется контрольный разряд, который через второй блок 19 элементов И также поступает в магнитный накопитель 21. Кроме того, по второй управляющей шине

?4 на коммутатор 1 и на формирователь 32 управляющих сигналов поступает высокий потенциал, а по синхронизирующей шине 25 на формирователь 32 управляющих сигналов и на первый

Ь триггер 12 подаются синхронизирующие импульсы, имеющие частоту записи строк информации в магнитный накопитель 21. При этом первый триггер 12 разрешает подсчет входных импульсов счетчиком ll, а импульсы отрицательной полярности с синхронизирующей шины 25, проходя в формирователе 32 управляющих сигналов через шестой и седьмой элементы ИЛИ 62 и 63, разрешают на время действия каждого из них работу дополнительного счетчика

71. С выхода шестого элемента ИЛИ 62 импульсы проходят после задержки во втором дополнительном элементе 72 задержки через девятый элемент ИЛИ 65 на дополнительный счетчик 71. По переднему фронту каждого из этих импуль. сов дополнительный счетчик 71 устанавливается в состояние, при котором дополнительный дешифратор 70 формирует разрешающий импульс, проходящий через четвертый элемент ИЛИ 58 на блок 22 памяти, а через третий инвертор 74 и второй элемента И 66— на второй блок 19 элементов И. На элемент И-НЕ 75 с первой управляющей шины 23 поступает нулевой потенциал, что обеспечивает поступление высокого потенциала с четвертого элемента

ИЛИ 59 на блок 22 памяти, соответствующего операции считывания.

Счетчик 11 подсчитывает число строк информации, записываемой вмагнитныи накопитель 21. Код с выходов младших разрядов счетчика ll поступает через сумматор 48 на блок 22 памяти. При этом информация номера адреса подается на блок 22 памяти, который производит считывание информации, подлежащей записи в магнитном накопителе 21, на который она поступает через второй блок 19 элементов И. Эта информация поступает также через первый блок 44 элементов

ИЛИ на блок 2 регистров 3, где производится ее последовательный сдвиг параллельно по всем каналам. При этом блок 2 регистров 3 воздействует на сумматор 4 по модулю два непосредственно и через дополнительный сумматор 51 по модулю два и дополнительный элемент 50 задержки.

В режиме воспроизведения информация с магнитного накопителя 21 поступает через пятый блок 40 элементов И и второй блок 45 элементов ИЛИ на блок 22 памяти. При этом на пеп7 1273 вый блок 6 элементов И 7, на пятый блок 40 элементов И и на формирователь 32 управляющих сигналов с первой управляющей шины 23 поступает высокий потенциал, который проходит также через третий элемент ИЛИ 43 на коммутатор I, а по синхронизирующей шине 25 подаются синхронизирующие импульсы, вырабатываемые синхронно со строками информации, воспроизво- t0 димой в магнитном накопителе 21.Последнее обеспечивает установку первого триггера 12 в единичное состояние, разрешающее подсчет входных импульсов счетчиком 11. Высокий потенциал первой управляющей шины 23 через первый инвертор 60 и седьмой элемент

ИЛИ 63 в формирователе 32 управляющих сигналов открывает дополнительный счетчик 71 для импульсов, посту- 20 пающих на него через шестой элемент

ИЛИ 62, второй дополнительный элемент 72 задержки и девятый элемент

ИЛИ 65. Кроме того, эти импульсы поступают на формирователь 69 импуль- 25 сов, формирующий тройки импульсов сдвинутых один относительно другого, и относительно входного импульса.Дополнительный счетчик 71 работает в режиме непрерывного счета пачек по щ четыре импульса, поступающих с девятого элемента ИЛИ 65. По первому импульсу пачки дополнительный дешифратор 70 формирует управляющий импульс, поступающий на счетчик ll. Выходные импульсы дополнительного дешифратора

70 подаются на блок 22 памяти через третий инвертор 74, элемент И-НЕ 75 и пятый элемент ИЛИ 59, а также через четвертый элемент ИЛИ 58. Инфор- 0 мация с магнитного накопителя 21ïoñтупает на блок 22 памяти, на который с выходов младших разрядов счетчика

ll через сумматор 48 подается код адреса. В результате этого в блок 45

22 производится построчная запись информации.

Информация с магнитного накопителя 21 через пятый блок 40 элементов И, первый блок 44 элементов ИЛИ и коммутатор 1 поступает на блок 2 регистров 3, в котором продвигается синхронно со входными импульсами счетчика 11. При отклонении от четности суммы разрядов, поступающих в каждой строке на сумматор 4 по модулю два, происходит формирование сигнала признака ошибки, подаваемого

992 8 на регистр 5 контроля. Каждая ошибка информации магнитного накопителя

21 представляется в регистре 5 контроля двумя признаками, которые формируются в нем в соответствии с сигналами сумматора 4 по модулю два. В режиме воспроизведения производится коррекция ошибок в первом контрольном и последнем информационном каналах, если эти ошибки представлены в регистре 5 контроля двумя признаками.

При окончании воспроизведения единичное состояние третьего триггера

46 по сигналу блока 15 дифференцирующих элементов переписывается во второй триггер 13, который открывает дешифратор 14 ° После этого третий триггер 46 через элемент 18 задержки устанавливается в нулевое состояние. В конце воспроизведения в старшие разряды счетчика 11 записывается единица, а дешифратор !4 воздействует на первый блок 6 элементов И

7, формирующий сигнал о наличии ошибок во втором и предпоследнем каналах. Кроме того, дешифратор 14 воздействует на формирователь 32 управляющих сигналов непосредственно, а через первый элемент ИЛИ 16 и второй элемент ИЛИ 43 — на коммутатор 1, в котором сохраняется коммутация, соответствующая режиму воспроизведения. Далее аналогично воспроизведению производится коррекция информации в остальных каналах.

Формула изобретения

1. Устройство для многоканальной записи-воспроизведения информации, содержащее коммутатор, подключенный первым выходом к его первому входу и к первому входу блока регистров и соединенный вторым выходом с первым входом сумматора по модулю два, подсоединенного другими входами к выходам блока регистров и соединенного выходом с вторым входом коммутатора, третий выход которого подключен к регистру контроля, соединенному выходами с первым блоком элементов И, выходы которого подключены к входам блока сумматоров по модулю два и к входам блока инверторов, соединенного выходами с входами регистра контроля, счетчик, подключенный выходом переполнения к перво1273992 му входу первого триггера и соединенный выходами стерших разрядов с информационными входами дешифратора, подсоединенного выходами к входам первого элемента ИЛИ, к входу первого блока элементов И и к входам блока дифференцирующих элементов, выходы которого соединены через второй элемент ИЛИ с входом элемента задержки и с первым входом второго триг- t0 гера, подключенного выходом к управляющему входу дешифратора, первую управляющую шину, соединенную с другим входом блока дифференцирующих элементов и с другими входами перво- 15 го блока элементов И, вторую управляющую шину, подключенную к третьему входу коммутатора, второй блок элементов И, соединенный выходами с входами магнитного накопителя, тре- 20 тий блок элементов И, подсоединенный входами к выходам блока сумматоров по модулю два, блок памяти и синхронизирующую шину, о т л и ч аю щ е е с я тем, что, с целью повы- 25 шения пропускной способности за счет уменьшения задержки, в него введены формирователь управляющих сигналов, подсоединенный первым, вторым, третьим и четвертым входами соответствен- 30 но к первой и второй управляющим шинам, к выходу первого элемента ИЛИ и к синхронизирующей шине, подключенной к первому входу первого триггера, соединенный другими входами с выхо5 дами блока инверторов, подключенный первым выходом к первому входу счетчика, соединенного вторым входом с выходом первого триггера, и подсоединенный вторым выходом к второму блоку элементов И, соединенному с выходов сумматора по модулю два, и выходами блока памяти, четвертый блок элементов И, подсоединенный входами к выходам блока памяти, соединенным с другими входами блока сумматоров по модулю два, первый блок элементов ИЛИ, подключенный первым выходом к четвертому входу коммутатора, соединенный другими выходами с дру" гимн входами блока регистров и подсоединенный к выходам второго блока элементов И, второй блок элементов

ИЛИ, подключенный выходами к входам блока памяти, третий элемент ИЛИ, 55 включенный между выходом первого элемента ИЛИ и пятым входом коммутатора, пятый блок элементов И, под о соединенный входами к первой управляющей шине и к выходам магнитного накопителя, третий триггер, подсоединенный первым входом к регистру контроля, соединенный вторым входом с выходом элемента задержки и подключенный выходом к второму входу второго триггера, регистр, подсоединенный входами к выходам третьего блока элементов И, сумматор, соединенный входами с выходами младших. разрядов счетчика и подключенный выходом к другому входу блока памяти, шестой и седьмой блоки элементов И, формирователь сигнала установки,элемент задержки и дополнительный сумматор по модулю два, причем дополнительный сумматор по модулю два подсоединен входами к блоку регистров и соединен выходом через дополнительный элемент задержки с сумматором по модулю два, блок памяти подсоединен к третьему и четвертому выходам формирователя управляющих сигналов, который подключен пятым выходом к четвертому блоку элементов И, соединенному выходами с входами первого блока элементов ИЛИ, и подсоединен шестым выходом к входу седьмого блока элементов И, к третьему блоку элементов И и к входу шестого блока элементов И, включенного между выходами регистра и входами второго блока элементов ИЛИ, который соединен другими входами с выходами пятого блока элементов И, подключенными к другим входам первого блока элементов ИЛИ, другой вход сумматора подсоединен к выходу седьмого блока элементов И, соединенного другим входом с выходом формирователя сигнала установки, а вход третьего элемента ИЛИ подсоединен к первой управляющей шине.

2. Устройство по п ° 2, о т л и— ч а ю щ е е с я тем, что формирователь управляющих сигналов содержит первый элемент И, подсоединенный первым входом к синхронизирующей шине, четвертый и пятый элементы ИЛИ, подключенные выходами к блоку памяти, первый инвертор, соединенный входом с первой управляющей шиной, второй элемент И, подсоединенный первым входом к второй управляющей шине и подключенный выходом к второму блоку элементов И, третий элемент И, подсоединенный первым входом к выходу

992

3О 3f ЛЕ

Фи . 2

Составитель Ю. Розенкранц

Редактор А.Долинич Техред И.Попович Корректор Г.Решетник

Заказ 6482/50 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие,г.ужгород,ул.Проектная,4

11 1273 первого элемента ИЛИ и подключенный выходом к четвертому блоку элементов

И, второй инвертор, соединенный выходом с третьим блоком элементов И и с входами шестого и седьмого блоков элементов И, дополнительный дешифратор, подключенный первым выходом к первому входу счетчика, шестой, седьмой, восьмой и девятый элементы

ИЛИ, четвертый элемент И, формирователь импульсов, третий инвертор, дополнительный счетчик, второй дополнительный элемент задержки, генератор импульсов и элемент И-HE причем выход генератора импульсов подключен 5 к первому входу четвертого элемента

И, подсоединенного вторым входом к выходу первого элемента ИЛИ и соединенного выходом с первым входом шестого элемента ИЛИ, который подсоеди- 20 нен вторым входом к синхронизирующей шине и подключен выходом к входу второго дополнительного элемента задержки и к первому входу седьмого элемента ИЛИ, подсоединенного вторым входом к выходу первого инвертора, соединенного другими входами с выходами блока инверторов и подключенного выходом к первому входу дополнительного счетчика, выходы которого соединены с входами дополнительного дешифратора, подключенного первым выходом к входу третьего инвертора и к первому входу четвертого элемента ИЛИ и соединенного вторым выходом с первым входом восьмого элемента ИЛИ, который подключен выходом к входу второго инвертора и к второму входу четвертого элемента ИЛИ и подсоединен вторым входом к третьему выходу дополнительного дешифратора, подключенному к первому входу пятого элемента

И, соединенного вторым входом с выходом элемента И-НЕ, первый вход которого подсоединен к первой управляющей шине, подключенной к второму входу первого элемента И, .соединенного выходом через формирователь импульсов с входами девятого элемента ИЛИ, а который подсоединен другим входом к выходу второго дополнительного элемента задержки и подключен выходом к второму входу дополнительного счетчика, а выход третьего инвертора соединен с вторыми входами элемента И-НЕ и второго и третьего элементов И.