Параллельно-последовательный аналого-цифровой преобразователь

 

Изобретение относится к вычислительной и измерительной технике. Целью изобретения является повышение точности и упрощение преобразователя . Записанный в устройстве 2 по сигналу блока 21 управления второй сигнал поступает на вход цифрового амплитудного анализатора (ЦАА) 3 и через формирователи 8,9 разност

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (50 4 Н 03 М 1/34

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ иг

IVfp. О

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3782613/24-24 (22) 10.08.84 (46) 07.01.87, Бюл. Ф 1 (72) Л.П.Петренко (53) 681.325 (088.8) (56) Цифровые электроизмерительные приборы. Под ред. В.N.Øëÿíäèíà. М.: Энергия, 1972, с. 292-295, рис. 8,2.

Авторское свидетельство СССР

У 1023650, кл. H 03 К 13/02, 1981.

„.SU „1282326 А1 (54) ПАРАЛЛЕЛЬНΠ— ПОСЛЕДОВАТЕЛЬНЬЯ

АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к вычислительной и измерительной технике.

Целью изобретения является повышение точности и упрощение преобразователя. Записанный в устройстве 2 по сигналу блока 21 управления второй сигнал поступает на вход цифрового амплитудного анализатора (ЦАА)

3 и через формирователи 8,9 разност1282326 ного сигнала — на входы ЦАА 4,5 соответственно. Выходной код старших разрядов формируется на шинах 22 с помощью шифраторов 10,13 и коммута.— тора 15, который пропускает на выход код, либо скорректированный с помощью блока 18 ввода поправки либо нескорректированный, Одновременно компенсирующий сигнал, формируемый

ЦАП 19 поступает на формирователь

8, разностный сигнал которого анализируется в ЦАА 4 и через блок ИЛИ 6, шифраторы 11, 14 и коммутатор 17 поступает в скорректированном или нео изменном вице на выходные шины средних размеров 23. Код младших разрядов формируется путем анализа разно-. стного сигнала формирователя 9 в

ЦАА 5 с последующим кодированием в шифраторе 12. Разностный сигнал формирователя 9 образуется из входного сигнала и компенсирующего сигнала, образованного ЦАП 20, на выходы которого поступают коды с первого (через коммутатор 16) и второго (с шифратора 11) каскадов обработки . При необходимости корректировки выходных кодов старших разрядов осуществляется сквозной перенос сигнала с выхода

ЦАА 5. 1 з.п. ф-лы, 3 ил.

Изобретение относится к вычислительной и измерительной технике и может быть использовано при построении преобразователей аналогового сигнала в цифровой код.

Цель изобретения — повышение точности и упрошение преобразователя за счет распараллеливания работы второго менее точного и третьего более тачцого каскадов преобразования при уменьшенном числе аналоговых блоков и осуществления сквозного переноса при корректировке результата преобразования.

Иа фиг.1 приведена структурная

15 электрическая схема параллельно-последовательного аналого-цифрового преобразователя (АЦП); на фиг,Z структурная электрическая схема узла, включающего второй цифровой амплитудный анализатор (ЦАА), блок ИЛИ и второй и пятый шифраторы и pI о подключения к блоку ввода поправки и третьему коммутатору, на фиг.3 диаграммы эталонных уровней трех разрядов преобразования.

Обозначения, принятые на фиг.3: (11

U» — эталонный уровень первого

ЦАА;. V ... Ч вЂ” эталонные уров,() зто . этз н ни второго ЦАА с разрядностью 2, где п=3 V ... V, — расчетные уровни, которые соответствуют компенсирующим напряжениям второго ЦАП; л7, — величина предварительного смещения эталонных уровней компараторов первого ЦАА„ .ЛЧ вЂ” величина предварительного смещения эталонных уровней второго ЦАА относительно расчетных уровней gt >it и „t.. — интер—

Э 9 вал времени, в котором входное напря т - 1 жение 7 превышает 2 -й эталонный вх уровень третьего ЦАА, где m —. его разрядность.

Параллельно-последовательный АЦП содержит входную шину 1, аналоговое запоминающее устройство (АЗУ) 2,первый 3, второй 4 и третий 5 ЦАА„ первый и второй блоки ИЛИ 6 и 7, первый и второй формирователи 8 и 9 разностного сигнала (ФРС), первый 10,второй 11 третий 12, четвертый 13 и пятый 14 шифраторы, первый 15, второй 16 и третий 17 коммутаторы, блок

18 ввода поправки, первый и второй

ЦАП 19 и 20, блок 21 управления (БУ), выходные шины 22 старших разрядов, выходные шины 23 разрядов, выходные шины 24 младших разрядов.

Первый ЦАА 3 включает выходы 25 и 26, второй ЦАА 4 включает выходы

27-31, третий ЦАА 5 включает выходы

32-34, блок 18 включает входы 35-37, а также содержит элемент ИЛИ 38 и элемент И 39. БУ 21 включает выходы

40-43 и шину 44 сброса, а также содержит генератор 45 импульсов, распределитель 46 импульсов, триггер 47 и формирователи 48-50 импульсов.

Второй ЦАА 4 содержит (фиг. 2) компараторы (К) 51-55, элементы ИСКЛЮЧЖОЦЕЕ ИЛИ 56-62. Блок ИЛИ 6 содер3 12823 жит элементы ИЛИ-НЕ 63-66. Цифраторы

11 и 15 содержат элементы И-HF.. 67-74.

Работа параллельно-последовательного АЦП заключается в следующем.

При подаче импульса сброса на 5 шину 44 сброса распределитель 46 устанавливается в исходное состояние, при котором на его первом выходе устанавливается логический "0", что приводит к установлению на выходе триггера 47 и, следовательно, на первом выходе 40 блока 21 логической

"1". АЗУ 2 осуществляет запоминание с гнала V „ (t), поступающего на входную шину "1 в течение вре- 15 мени действия сигнала логической "1" на выходе 40, т.е. до тех пор, пока под действием тактовых импульсов, которые поступают с выхода генератора 45 на вход сдвига, сигнал логического "0" не поступит на второй вход распределителя 46, что приведет к перебросу триггера 47 в другое состоянием. При этом логический "Ои в распределителе 46 под действием генератора 45 будет последовательно поступать (с соответствующими промежутками времени, которые зависят от числа промежуточных переходов внутри распределителя 46) на входы формирователей 48-50, которые, в свою очередь, будут формировать на выходах 41-43 БУ 21 короткие импульсы высокого уровня, тем самым осуществляя временную синхронизацию работы 35

ЦАА 3-5.

После записи входного сигнала

Ч (1.) в АЗУ 2 этот сигнал поступает ьх на первые входы формирователей 8 и

9, а также на анологовый вход первого ЦАА 3, где происходит сравнение

его с эталонными напряжениями и после подачи стробирующего сигнала с выхода 41 БУ 21 на выходах 26 сформируется позиционный код вида 45

11... 101... 11, где "0" соответствует последнему из сработавших компараторов, а на инверсном выходе первого компаратора устанавливается логическая "1" или логический "0". 50

Логическая "1" устанавливается на выходе 25 всегда, когда информационный логический "0" присутствует на выходах 26. Это позволяет, учитывая смещенное на один вход подклю- 55 чение четвертого шифратора f3 к выходам 26, сформировать на выходах .первого шифратора 10 двоичный код, ?б который пропорционален позиционному коду первого ЦАА 3, а на выходе чет-, вертого шифратора 13 — двоичный код, увеличенный на единицу младшего разряда. Тем самым обеспечивается возможность последующего выбора выходного кода, соответствующего коду старших разрядов преобразователя, в зависимости от наличия ошибки при анализе выходного сигнала АЗУ 2 первым ЦАА 3. При этом наличие ошибки выявляется при последующем анализе выходного сигнала АЗУ 2 с учетом результата преобразования первого

ЦАА 3.

Следует заметить, что вероятность ошибки существует практически в любых анализаторах, и для однозначности выделения этих ошибок каждый из эталонных уровней V (фиг.3) перво(1) эт го ЦАА 3 смещается на величину д7

1 относительно расчетных уровней V 8 тем самым конкретизируется знак ошибки, а корректировка ошибки осуществляется первым коммутатором 15, который в зависимости от логического уровня на его управляющем входе пропускает на выходные шины 22 либо выходной код первого шифратора 10, либо увеличенный на единицу младшего разряда выходной код четвертого шифратора 13. Одновременно двоичный код первого шифратора 10 поступает на вход первого ЦАП 19, на выходе которого формируется компенсирующий сигнал, пропорциональный результату преобразования первого ЦАА 3. Этот компенсирующий сигнал поступает на второй вход первого формирователя

8, на выходе которого формируется первый разностный сигнал GV,, который поступает на аналоговыи вход второго ЦАА 4. При подаче с выхода

42 блока 21 импульса на стробирующий вход второго ЦАА 4 на его выходах 27 и 30 формируются позиционные коды вида 000...010...00, где информационным сигналом является логическая "1", а на выходах 28, 29 и 31 формируются логические уровни в соответствии с таблицей 1 (п-разрядность ЦАА) °

Позиционные коды высокого уровня с выходов второго ЦАА 4, проходя первый блок ИЛИ 6 и инвертируясь в нем, поступают на входы второго шифратора 11, где преобразуются в дво1282326 ичный код, и на входы пятого шифратора 14, где также преобразуются в двоичный код, но при этом увеличенный на единицу младшего разряда.

Рассмотрим более подробно процесс преобразования первого разностного сигнала дЧ . С выхода первого ьх1 формирователя 8 разностный сигнал V поступает (фиг.2) на первые яхт входы компараторов 51-55, на вторые входы которых поданы эталонные напряжения V — V (V "на фиг.3), т зт т смещенные на величину дЧ относи2 тельно расчетных уровней Ч, ...Ч о для устранения неоднозначности ошибки анализа второго ЦАА 4. При подаче с третьего выхода 42 блока 21 стробирующего сигнала на выходах компараторов 51-53 и на выходах компараторов 54 и 55 формируются унитарные коды,.которые посредством элементов ИСКЛЮЧЖОЩЕЕ ИЛИ 56-62 преобразуются в позиционные коды высокого уровня, поступающие на выходы 27 и

30 второго ЦАА 4. Затем с выходов

27 и 30 позиционные коды высокого уровня поступают на соответствующие входы элементов ИЛИ-НЕ 63-66 блока

ИЛИ 6, где информационный пбзицион ный код высокого уровня преобразует,ся в позиционный код низкого уровня.

Далее код поступает на входы второго шифратора 11, в котором посредством элементов И-НЕ 67-70 преобразуется в двоичный код, а также на входы пятого шифратора 14, в котором посредством элементов И-НЕ 71-74 преобразуется в увеличенный на единицу младшего разряда двоичный код.

Увеличенный на единицу младшего разряда двоичный код формируется за счет того, что входы элементов И-НЕ

71-74 пятого шифратора 14 в соответствии с двоичной системой подключены к выходам элементов ИЛИ-НЕ 63-66 блока ИЛИ 6, например, если первый вход элемента И-НЕ 67 был подключен к выходу элемента ИЛИ-НЕ (код "0001") то для смещения к выходу этого элемента подключают первый вход элемента И-НЕ 72, формируя тем самым код

"0010", и т.д.

В случае, если первый разностный сигнал дЧ „, (фиг.2) не превышает эталонный уровень Ч компаратора

52, то это означает, что ошибки в определении кода первым ЦАА 3 не было и на выходе 28 будет присутствовать логический, 0, который не вызывает появления логической "1" на выходе блока 18.

В случае, если разностный сигнал

5 попадает в диапазон V < д Ч а Ч т5 ьх тб то на выходе 28 компаратора 52 формируется логическая "1", которая поступает на второй вход 36 блока 18, не обеспечивая при этом срабатывания элемента И 39, что необходимо для осуществления сквозного переноса, если величина ошибки первого

ЦАА 3 не превышает по уровню величины предварительного смещения дЧ (фиг.3).

В случае, если gV,„, > V,то на выходе 29 компаратора 53 появляется логическая "1", которая поступает на первый вход 35 блока 18, проходит элемент ИЛИ 38 (фиг.1) и подает на выходные шины код с выхода четвертого шифратора 13, а также подает на входы старших разрядов второго ЦАП 20 увеличенный на единицу младшего разряда выходной код четвертого шифратора 13.

В процессе преобразования код с выхода второго шифратора 11 через третий коммутатор 17 поступает на выходные шины 23 средних разрядов преобразователя, а также на входы младших разрядов второго ЦАП 20. В результате этого на выходе второго

ЦАП 20 формируется второй компенси35 рующий сигнал, который поступает на второй вход второго формирователя, что приводит к формированию второго разностного сигнала дЧ „,поступающего на аналоговый вход третьего

ЦАА 5. При подаче стробирующего импульса с четвертого выхода 43 БУ 21 на стробирующий вход третьего ЦАА 5 на выходах 32 и 33 формируются унитарные коды, которые, проходя второй блок »ИЛИ 7 и третий шифратор

12, поступают в виде двоичного кода на выходные шины 24 младших разрядов преобразователя.

В случае, если разностный сигнал

aV „ не превысил эталонный уровень

2" -ro компаратора третьего ЦАА 5, то корректировка результата преобразования первого и второго ЦАА не производится.

В случае, если розностный сигнал дЧ „ превысил эталонный уровень 2" -го компаратора третьего ПАА 5 (фиг.3, et u st ), то логическая

1282326

"1." с выхода 34 (фиг.1) поступает на управляющий вход третьего коммутатора 17, подавая на выходные шины

23 увеличенный код с выхода пятого шифратора 14.

В случае (фиг.3, at ), когда необходимо осуществить сквозной перенос (он всегда необходим, если на втором входе 36 блока 18 присутствует логическая "1"), по сигналу с выхода 34 третьего ЦАА 5 срабатывает элемент И 39 и с выхода блока 18 сигнал поступает на управляющий вход первого коммутатора 15, а на выходных шинах 22 устанавливается увеличенный код.

Формула изобретения

1. Параллельно-последовательный аналого-цифровой преобразователь, содержащий аналоговое запоминающее устройство, информационный вход которого является входной шиной, а выход соединен с первым входом первого цифрового амплитудного анали- затора, первые входы которого подключены через первый шифратор к соответствующим входам первого цифроаналогового преобразователя, выход которого подключен к первому входу первого формирователя разностного сигнала, выход которого соединен с первым входом второго цифрового aM— плитудного анализатора,а второй вход объединен с первым входом второго формирователя разностного сигнала и подключен к выходу аналогового запоминающего устройства, третий цифровой амплитудный анализатор, первый вход которого соединен с выходом второго формирователя разностного сигнала, второй шифратор, выходы которого соединены с соответствующими входами младших разрядов второго цифроаналогового преобразователя, блок ввода поправки и третий шифратор, выходы которого являются соответствующими выходными шинами младших разрядов, отличающийся тем, что, с целью повышения точности в работе, в него введены четвертый и пятый шифраторы, первый и второй блоки элементов ИЛИ, первый, второй и третий коммутаторы и блок управления, первый выход которого соединен с управляющим входом аналогового запоминающего устройства, а второй выход под5

t5

40 ключен к второму входу первого цифрового амплитуцного анализатора, второй выход которого соединен с первым входом четвертого шифратора, остальные входы которого подключены к соответствующим первым выходампервого цифрового амплитудного анализатора, при этом первые входы первого коммутатора объединены с соответствующими первыми входами второго коммутатора и соответственно подключены к выходам четвертого шифратора, выходы первого коммутатора являются соответствующими выходными шинами старших разрядов, вторые входы первого коммутатора объединены с соответствующими вторыми входами второго коммутатора и соответственно подключены к выходам первого шифратора, третий вход первого коммутатора подключен к выходу блока ввода поправ-. ки, первый вход которого объединен с третьим входом второго коммутатора и подключен к первому выходу второго цифрового амплитудного анализатора, второй выход которого соединен с вторым входом блока ввода поправки, третий вход которого объединен с первым входом третьего коммутатора и подключен к первому выходу третьего цифрового амплитудного анализатора, вторые и третьи выходы которого через второй блок элементов ИЛИ соответственно подключены к входам третьего шифратора, а второй вход соединен с третьим выходом блока управления, четвертый выход которого соединен с вторым входом второго цифрового амплитудного анализатора, третьи и четвертые выходы которого подключены к соответствующим входам первого блока элементов

ИЛИ, а пятый выход соединен с первым входом пятого шифратора, вторые входы которого соответственно объединены с входами второго шифратора и подключены к соответствующим выходам первого блока элементов ИЛИ, а выходы пятого шифратора соответственно соединены с вторыми входами третьего коммутатора, выходы которого являются соответствующими выходными шинами средних разрядов, атретьи входы подключены к соответствующим выходам второго шифратора, причем выходы второго коммутатора соответственно соединены с входами старших разрядов второго цифроаналогово26

10 которого является шиной сброса, первый и второй выходы подключены к соответствующим входам триггера, выход которого является первым выходом блока управления, вторым, третьим и четвертым выходами которого являются соответственно выходы первого, второго и третьего формирователей импульсов, входы которых соответственно подключены к третьему, четвертому и пятому выходам распределителя импульсов.

27 (1,...,(2 — 1)) 29

28

1

00 ... 00

10 ... 00

01 ... 00

0

0

00 ... 00

00 ... 00

00 ... 00

° ° °

01

0

1

° ° ° Ф ° .00 .. ° 00

00 ... OG l0 ... 00

01 ... 00

° °

° °

° ° °

00 ... 01

00 с ооагооа ооол о о о у, у арр

Фиг Р

9 12823

ro преобразователя, выход которого подключен к второму входу второго формирователя разностного сигнала °

2. Преобразователь по п.1, о т л и ч а ю шийся тем, что блок управления выполнен на распределителе импульсов, триггере, первом, втором и третьем формирователях импульсов и генераторе импульсов, выход ! которого соединен с первым входом распределителя импульсов, второй вход

30 (2, ..., (2 — 1) ) 1282326 (2) D rr

Составитель В.Войтов

Техред М.Ходанич Корректор А.Тяско

Редактор В.Данко

Заказ 7286/58 Тираж 899 Подписно е

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий (f3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r.Óæãoðîä, ул.Проектная,4