Вычислительное устройство

 

Изобретение относится к цифровой вычислительной технике и предназначено для вьтолнения элементарных операций над расплывчатыми переменными . Цель изобретения - расширение функциональных возможностей за счет выполнения операций над расплывчатыми переменными в различных базисах. Устройство содержит дешифратор , схему сравнения, сумматор, три входа управления мультиплексорами , вход задания кода выполняемой операции, четыре мультиплексора, шинный формирователь, блок памяти, вход считьтанияв входную информационную шину устройства, выходную информационную шину устройства, две группы злементов НЕ, двунаправленную информационную шину устройства, адресные шины выбора одного из регистров блока памяти, вход разрешения чтения/записи и вход выбора функции для двунаправленной информационной шины, вход разрешения записи для входной информационной шины.Все элементарные операции - инверсия, конъюнкция, дизъюнкция, импликация - вьтолняются за один такт. Устройство целесообразно использовать в качестве процессорного элемента в специализированных процессорах, ориентированных на обработку расплывчатой информации, при создании их на микропрограммируемых комплексах БИС, I шт. W

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1 (19) (11) G 06 F 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСИОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 3919595/24 — 24 (22) 02. 07 ° 85 (46) 15.01.87, Бюл, № 2 (72) А.Н.Мелихов, Л.С.Берштейн, В.Д.Баронец, Д,П,Калачев и В.А.Новиков (53) 681.3(088.8) (56) Авторское свидетельство СССР

¹ 1156060, кл. 0 06 Е 7/02, 1984.

Авторское свидетельство СССР № 941994, кл. G 06 F 7/00, 1980, (54) ВЫЧИСЛИТЕЛЬЯОЕ УСТРОЙСТВО (57) Изобретение относится к цифровой вычислительной технике и предназначено для выполнения элементар ных операций над расплывчатыми переменными. Цель изобретения — расширение функциональных возможностей за счет выполнения операций над расплывчатыми переменными в различных базисах. Устройство содержит дешифратор, схему сравнения, сумматор, три входа управления мультиплексорами, вход задания кода выполняемой операции, четыре мультиплексора, шинный формирователь, блок памяти, вход считывания, входную информационную шину устройства, выходную ин формационную шину устройства, две группы элементов НЕ, двунаправленную информационную шину устройства, адресные шины выбора одного из регистров блока памяти, вход разрешения чтения/записи и вход выбора функции для двунаправленной информационной шины, вход разрешения записи для входной информационной шины.Все элементарные операции — инверсия, конъюнкция, дизъюнкция, импликация— выполняются эа один такт. Устройство целесообразно использовать в качестве процессорного элемента в специализированных процессорах, ориентированных на обработку расплывчатой информации, при создании их на микропрограммируемых комплексах БИС, 1 ил, 1283746

Изобретение относится к цифровой вычислительной технике и предназначено для выполнения элементарных операций — инверсии, конъюнкции, дизьюнкции, импликации — над расплывчатыми переменными в различных базисах и ориентировано на применение в специализированных процессорах для обработки расплывчатой информации.

Целью изобретения является рас- 10 ширение функциональных возможностей устройства путем выполнения операций над расплывчатыми переменными в различных базисах.

На чертеже представлена функци- 15 ональная схема устройства.

Устройство содержит дешифратор 1, схему 2 сравнения, сумматор 3, вход

4 управления мультиплексором, вход

5 задания кода выполняемой опера- 20 ции, мультиплексоры 6-8, шинный формирователь 9, блок 10 памяти, вход

11 считывания, выходную информационную шину 1? устройства, мультиплексор 13, группу элементов НЕ 14,вход 25

15 управления мультиплексором, груп-пу элементов НЕ 16, входную информационную шину 17 устройства, вход 18 управления мультиплексором, двуна— правленную информационную шину 19, 30 адресные шины 20-23 выбора одного из регистров блока памяти устройства, вход 24 разрешения чтения/записи для информационной двунаправленной шины, вход 25 выбора функции для информационной двунаправленной шины, вход

26 разрешения записи для входной информационной шины блока памяти.

Устройство предназначено для выполнения элементарных операций над д0 расплывчатыми переменными в различных базисах.

Распливчатая переменная это переменная, принимающая значение из интервала (0,1) и служащая для оценки истинности неточных или нечетких высказываний. Над такими переменными введены следующие элементарные ,операции (а., Ь вЂ” расплывчатые пере менные): инверсия а=1-а, конъюнкция а3Ь= мин (а,b) или а Б=мо с(0,а+

I+b-1 ), дизъюнкция ач Ь= маркс(а,b) или

IA, Ф

av Ь= м н (1, а+Ь); импликация а - b= а Ь=мин (1-a,b) или аiЬ=ачЬ= мин (1,1-а+Ь), или

55 если в. Ь

8."+ Ь=

О, если avb

f 1, если д 6 b я- Ь= л (Ь, если а>Ь

Функциональное назначение элементов и блоков, образующих устройство, Дешифратор 1 предназначен для преобразования входных сигналов: выход (С) схемы 2 сравнения; выход (Рl) переноса сумматора 3; вход 4 устройства управления мультиплексором 8 (UB), код операции — вход

5 задания кода выполняемой операции устройства (FO-F2) в выходные сигналы: вход переноса для сумматора 3 (РО); константа (CONST); управление мультиплексором 6 (URO, Uhl). Он реализует логические функции в соответствии с таблицей. Обозначения входных и выходных переменных в таблице соответствуют обозначениям, написанным в скобках после названия сигнала.

Схема 2 сравнения предназначена для сравнения двух 8-разрядных кодов, выдает на выходе С значение если значения кода на первом входе больше, чем на втором, и

"Oн — в противном случае, Сумматор 3 предназначен для сложения 8-разрядных кодов и возможного сигнала переноса в младший разряд (РО, см. табл.) и выдачи суммы и возможного сигнала переноса в старший разряд (Р1).

8-разрядный мультиплексор 6 служит для коммутации на выходную шину

12 устройства и входную информационную шину блока памяти или константы, или значений с выхода сумматора 3, мультиплексора 7 и мультиплексора 8.

Восемь разрядов первого информационного входа мультиплексора объединены и соединены с вторим выходом дешифратора 1; т,е., если выбран первый информационный вход мультиплексора, то на выходе будет константа, состоящая или из нулей, или из единиц, 8-разрядный мультиплексор 7 предназначен дпя коммутации на входы схемы 2 сравнения, сумматора 3 мультиплексора 6 прямого или инверсного значения с выхода мультиплексора 13.

8-разрядный мультиплексор 8 предназначен для коммутации на входы схе мы 2 сравнения, сумматора 3, мультиплексора 6 прямого или инверсного значения с второй выходной информационной шины блока 10 регистров, 1283746

Шинный формирователь 9 обеспечивает подключение выходной шины 12 устройства на общую магистраль данных, Блок 1О памяти представляет собой сверхоперативное ЗУ, содержащее четыре 8-разрядных регистра и коммутационные и управляющие схемы, которые позволяют считывать на выходные инфор, мационные шины данные из любого иэ четырех регистров, в зависимости от кодов, поданных на соответствующие адресные входы — шины 20 и 21 и аналогично записать с входной информационной шины в любой из четырех регистров в зависимости от кода на шине 22, Запись осуществляется по сигналу, поданному на вход 26. Дву— направленная информационная шина 19 также может быть соединена с входами или выходами любого из четырех регистров, в зависимости от кода, поданного на шину 23. Режим "Чтениезапись определяется в зависимости от сигнала, поданного на вход 25, а вход 24 используется для открытия буферных схем двунаправленной информационной шины. Запись или чтение в регистр, выбранный по адресу, поданному на шину 23, осуществляется только в том случае, если на входе 24 активный уровень.

8-разрядный мультиплексор 13 служит для коммутации на входы мультиплексора 7 и группы инверторов данных или с входной шины 17 устройства, или с первой выходной информационной шины блока 10 регистров.

В предлагаемом устройстве 8-разрядные коды интерпретируются как

8-разрядные числа без знака с точкой, фиксированной перед старшим двоичным разрядом, при этом дискретность составляет 1/256, единица представляется кодом, состоящим из всех единиц.

Устройство можно разбить на два основных узла — хранение и формирование операндов и выполнение операций.

Узел хранения и формирования onерандов состоит иэ блока 10 памяти, мультиплексоров 7, 8 и 13 и групп инверторов. Обозначим выход мультиплексора 13 э. вторую выходную информационную шину блока 10 памяти

b. При этом.а может принимать значения, выставленные на входной информационной шине 17 устройства или первой выходной информационной шине блока памяти, в зависимости от эна— чения управляюшего сигнала 18. b принимает значения, выставленные на второй выходной информационной шине блока памяти. Выходные информационные шины блока памяти могут быть скоммутированы с выходами любого из четырех регистров блока памяти, в

10 зависимости от сигналов на шинах 20 и 21 ° Итак, а может принимать значения, хранящиеся в любом из регистров блока памяти или подаваемые на входную информационную шину 17 устрой15 ства, которое управляется сигналами, подаваемыми на шину 20 и вход

18 устройства, à b может принимать значения, хранящиеся в любом иэ регистров блока памяти, который управляется сигналами, подаваемыми .на шину 21 устройства.

Обозначим выход мультиплексора юъ.

7 а, выход мультиплексора 8 — Ь

В зависимости от управляющего сигна-!

»

25 ла 15 а может равняться или а, или инверсии э., т.е. э,, аналогично, в зависимости от управляющего сигнаni 1 I ла 4, b может принимать значения Ъ или )7».

Узел выполнения операций состоит из схемы 2 сравнения, сумматора 3, мультиплексора 6 и дешифратора 1 °

Он представляет собой комбинационную схему. Обозначим выход мультиплексора 6

Команды, выполняемые этим узлом, представлены в таблице.

В таблице приведены следующие

40 обозначения:

s. — выход мультиплексора 7, первый вход данных узла выполнения операций;

Ь вЂ” выход мультиплексора 8, 45 второй вход данных узла выполнения операций; — выход мультиплексора16,выход данных (результат) узла выполнения операций;

50 Fî F F — код командыэ с — результат сравнения "1", если а > д ; "0", если

B и Ь

Р— вход переноса в младший разряд для сумматора 3;

Р, — выход переноса в старший разряд сумматора 3;

CONST — константа 0 или 1 — выход дешифратора;

1283746

UH„9 UP — управляющие входы мультиплексора б;

UB — управление мультиплексором

8 и выбор константы. п,111 (в клетке таблицы) — активный уровень соответствующеro сигнала;

"О" — пассивный уровень, t1 II х — значение сигнала б е з ра злично .

Устройство предназначено для выполнения элементарных операций над расплывчатыми переменными з а один такт, с е г о помощью можно вьпт олня ть и более сложные операции, например эк ви в ален тно с ть, f.=ÿ.- Ь=(а.- Ь)3,(Ь- э.) 9 но для этого требуется три такта работы устройства, причем операции — 9" и могут быть любыми из указанных. Расл смотрим случай, когда а, b=!Mèí(1,!— а+Ь) 9 àg Ь=МИ11(а9Ь) .

Предположим, что операнды записаны в регистрах с адресами 00 и G! блока 10 памяти, а результат необходимо выдать на выходную шину 12.

На адресные входы 20-22 блока. 10 памяти подаются коды "00", 01" и

"10" .соответственно, которые означают, что в первом такте операнды берут из регистров "00" и "OI" а записывают в "10", кроме того на входе 2б разрешения записи блока памяти установлен активный уровень.

На управляющий вход 18 мультиплексора !3 подана "I" обеспечивающая передачу на его выход информации с первой выходной информационной шины блока 10 памяти.

На управляющие входы 15 и 4 мультиплексоров 7 и 8 соответственно подаются сигналы "1" и "0" что обеспечивает передачу инвертированного первого операнда и неинвертированно l л го второго, т,е, а =>а., Ь =b.

Ва входную шину 5 кода операции дешифратора поступает код "000", соответствующий операции =м11 (I,à. + с,!

+Ь ) . Внутренние управляющие сигналы, возникающие при этом, приведены в двух строках таблиць1, соответствул, ющих операции Г=мин(1,а, +Ь ), Сигналы на входе 11, управляющие выходными формирователями 9, и на входе 24 блока !0 памяти должны иметь неактивный уровень, а значения сйгналов на входах 19, 23, 25. и 17 безразличны. По окончании переходных процессов в схемах устройства на выходе мультиплексора результат ипликапии мин (),1-а+Ь) где

9 " 9 а. и Ь соответственно содержимое регистров 1 00" и "01" блока памяти, и этот результат записан в регистр

"10" блока памяти.

На втором та ".c. значения всех входных сигналов т= же, за исключением сигналов на ацресных входах

20-22 блока 10 памяти теперь на них подаются следуюшие сигнать! 01 O011, ")1", что обеспечивает вы V полнение операции мин (1, !-a.+b),нс здесь а, и Ь вЂ” содержимое регистров 01", "00", а результат записывается в регистр "11".

На адресные входы 20 и 2! блока

1Q памяти подаются коды "!О" и "11".

На управляющий вход 18 мультиплексо— рг 13 подается "I". На управляю1пие входы 15 и 4 мультиплексоров 7 и 8 подается "О", обеспечивающий выборку неинвертированных операндов, т.е. ! э. =а, Ь =Ь. На управляющий вход 11 выходных шинных формирователей 9 поступает активный уровень. На входы

5 коца операции дешифратора 1 поступает код "101", соответствующий опер -! рации 1иин (а, Ь ), таким образом, на выходе мультиплексора б и9- следовательно, на выходной шине 12 устл ройства будет сии (э., b), где а,Ь содержимое регистров "10" и

Итак, на. первом такте выполнена операция Рг 10= иихф(1,1-(Pr 00)+

+(Рг 01)), на втором Рг 11=1ии11(1,)в (Рг 01)+{Рг 00)), на третьем Вых=

= йи11((Рг 10), (Pr 11 ) ), т.е. в целом выполнена операция Вых=(Рг 00) -

-9(Pr 01), где (Pr 00) — содержимое . регистра OQ.

Устройство для выполнения элементарных операПий над расплывчатыми множест ами предназначено для использования в качестве процессорной секции при построении специализированных вычислительных устройств для обработки расплывчатой информации на основе микропрограммируемых комплексов БИС. При этом целесообразно изготовление такого устройства в виде одного корпуса БИС.

Формулa изобретения

Вычислительное устройство, содержащее дешифратор, схему сравнения, блок памяти, о т л и ч а ю m е е

1283746

Выполняемая функция

Вход дешифратора

Выход дешифратора

1 I(Р F< F С P, UB PO СОИГГ UB UB

° » фомин(1, а +Ь ) 0

0 0 Х 1 Х 0 1 0 0

0 I X 0 Х 1 0 .0 0 г =маи(0, а +Р-1) 0

0 1 Х 1 Х 1 Х 0

1 0 0 Х Х Х 1 0 0

1 0 I Х Х Х 0 0 0

I,если

2=

О,если I а Ь л а > Ь

0 с я тем, что, с целью расширения функциональных возможностей за счет реализации операций над расплывчатыми переменными в различных базисах, в него введены четыре мультиплексора, две группы элементов НЕ, сумматор и шинный формирователь, причем ! двунаправленная информационная шина устройства соединена с двунаправленной информационной шиной блока памяти, первая информационная выходная шина которого соединена с первым информационным входом первого мультиплексора, второй информационный вход которого соединен с входной информационной шиной устройства, первый вход управления мультиплексором которого соединен с управляющим входом первого мультиплексора, выход которого соединен с первым информационным входом второго мультиплексора и входами элементов НЕ первой группы, выходы которых соединены с вторым информационным входом второго мультиплексора, управляющий вход которого соединен с вторым входом управления мультиплексором устройства, третий вход управления мультиплексором которого соединен с первым входом дешифратора и управляющим входом третьего мультиплексора, первый информационный вход которого соединен с второй информационной выходной шиной блока памяти и входами элементов НЕ второй группы, выходы которых соединены с вторым информационным входом третьего мультиплексора, выход которого соединен с первыми входами сумматора, схемы сравнения и первым информационным входом четвертого мультиплексора, второй информационный вход которого соединен с выходом второго мультиплексора и вторыми входами сумматора и схемы сравнения, выход которой соединен с вторым входом дешифратора, третий вход которого соединен с выходом переноса сумматора, выход суммы которого соединен с третьим информационным входом четвертого мультиплексора, 10 выход которого соединен с информационным входом шинного формирователя и с входной информационной шиной блока памяти, первый, второй, третий и четвертый входы которого соедине-!

5 ны с адресными шинами выбора одного из регистров блока памяти устройства, вход задания кода выполненной

: операции которого соединен с четвертым, пятым и шестым входами дешифратора, первый выход которого соединен с входом переноса сумматора, второй выход дешифратора соединен с четвертым информационным входом четвертого мультиплексора, первый и второй

25 управляющие входы которого соединены с третьим и четвертым выходами дешифратора, первый управляющий вход блока памяти соединен с входом разрешения чтения/записи для информационной двунаправленной шины блока памяти, второй управляющий вход блока памяти соединен с входом выбора функции для информационной двунаправленной шины блока памяти, третий управляющии вход блока памяти соединен с входом разрешения записи для входной информационной шины блока памяти, вход считывания соединен с управляющим входом шинного формирователя,выход которого является выходом устройства.

Цп<<1«

Вход деитифратора

Вмход ле1<<п

Вь<полняемая фупк

2 1 О !. К I: С 1Р ЦВ РC It.ÈÈ "1 1.1Р 1111 и (I,еглн а < I.

t г

X I 0 Г) 1 1 1 Х Х X . Х 1 1

0 0 0 Х Х

Х Х 1 1

0 О. 1 Х Х Х Х 1 0

0 0 Х Х Х Х 1 0

Х 1 I

0 I Х Х Х

2=а! 0 X Х Х

Х Х 0

I 1 Х Х 0 X 0 0 0

1 1 X X 1

Х 1 0 0

Составитель О. Березикова

Редактор 3 . .Слиган Техред Л. Сердокова Корректор Л. Патай

Заказ 7442/47 Тираж 670 Подписное

ВНИИ!!И Государственного комитета СССР по делам изобретений и открьггий

113035, Москва,. Ж-35, Раушская наб., д. 4/5

Произпоп<.твенно-полиграфическое предприятие, г. Ужгород, ул. 11ро ктная „