Устройство для распределения заданий процессорам

 

Изобретение относится к вычислительной технике, в частности к уст- , ройствам для распределения нагрузки в многомашинных и многопроцессорных системах. Цель изобретения - упрощение устройства. Для достижения цели в устройство введены два депшфратора 9,10, формирователь 11 импульсов я элемент ИЛИ 12. В устройстве в случае невозможности распределения очередного запроса в один из свободных процессоров блокировки .распределения других запросов и соответственно простоев процессоров не происходит. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН ()9) 00

cSo 4 С Об F 9 46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И AS ГОРСКОМ У СВИДЕТЕЛЬСТВУ

1б

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3894834/24-24 (22) 14.05.85 (46) 23.01.87. Бюл. _#_- 3 (72) В.А.Богатырев (53) 681.325(088.8) (56),Авторское свидетельство СССР

У 982005, кл. G 06 F 9/46, 1981.

Авторское свидетельство СССР

N- 1205.144, кл. G 06 F 9/46, 1985. (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ

ЗАДАНИЙ ПРОЦЕССОРАИ (57) Изобретение относится к вычислительной технике, в частности к уст- . ройствам для распределения нагрузки B многомашинных и многопроцессорных системах. Цель изобретения — упрощейие устройства. Для достижения цели в устройство введены два дешифратора

9,10, формирователь 11 импульсов и элемент ИЛИ 12. В устройстве в случае невозможности распределения очередного запроса в один из свободных процессоров блокировки распределения других запросов и соответственно простоев процессоров не происходит.

1 ил;

1285473

Изобретение относится к вычислительной технике и может быть использовано в многомашинных и мультипроцессорных вычислительных системах для распределения нагрузки между процессорами.

Цель изобретения — упрощение устройства.

На чертеже представлена структурная схема устройства. !О

Устройство содержит три мультиплексора 1-3, блок 4 памяти, два счетчика 5 и 6, регистр 7, генератор

8 импульсов, два дешнфратора 9 и 10, формирователь 11 импульсов и элемент

ИЛИ 12, кодовые входы 13 запроса устройства, входы 14 подтверждения запроса устройства, выход 15 данных устройства, входы 16 занятости процессора устройства, выходы 17 запросов устройства, выходы 18 подтверж дения выбора устройства.

Устройство работает следующим образом.

При распределении запросов счетчиком 5 осуществляется циклическое подключение абонентов (источников запросов) к устройству через мультиплексоры 1 и 2, а счетчиком 6 поочередная проверка процессоров (от первого до

m-ro) на незанятость и способность выполнить запрашиваемую функцию (программу). Особенность работы устройства заключается в том, что если все процессоры, способные выполнить зап- 35 рашиваемую от k-го абонента функцию, заняты, то блокировки распределения запросов от других абонентов не происходит, а после завершения цикла подключения к устройству всех абонен- 0 тов повторяется попытка распределения запроса от k-ro абонента.

Отображение занятости процессоров осуществляется в регистре 7, в j ì разряде которого находится " 1", если 45

j-й процессор не занят, в противном случае в этом разряде находится "0".

Отображение функциональных возможностей процессоров осуществляется в блоке 4 памяти, ячейка которого 4; содержит 1 если j-й процессор способен выполнить функцию f в противном случае в ней находится "0".

Рассмотрим более подробно процесс распределения запросов, выставляемых абонентами на соответствующие входы

13 и сопровождаемые сигналами íà соответствующих входах 14.

При k-м состоянии счетчика 5 через мультиплексор 1 к выходу 15 подключа- ется кодовый вход 13 . запроса от

k-ro абонента, а через мультиплексор

2 к входу выборки мультиплексора 3 вход 14„, на котором содержится сигнал при наличии запроса от k-го абонента. Код запрашиваемой функции с выхода мультиплексора 1 подается на адресный вход строки блока 4 памяти, на вход адреса столбца которого подается код с выхода счетчика 6. На вход выборки блока 4 памяти через мультиплексор 3 подается содержимое

j-ro разряда регистра 7 (j задается счетчиком 6 и меняется от "О" до m числа, определяемого количеством процессоров).

Если в j-м разряде регистра 7 находится "О", т.е. j-й процессор занят, то сигнала на выходе мультиплексора 3 нет, выборки блока 4 памяти не происходит и на его выходе сигнал не формируется. В таком состоянии устройство находится до прихода очередного импульса с генератора 8, по которому содержимое счетчика 6 увеличиваетсй на " 1" и к выходу мультиплексора 3 подключается выход (j+1)-го разряда регистра 7 и т.д., до момента нахождения в выбранном разряде регистра 7 "1". При считывании через мультиплексор 3 "1" на вход выборки блока 4 памяти поступает сигнал, по которому происходит чтение ячейки 4 > блока 4 памяти (адрес строки подается с выхода мультиплексора 1, а адрес столбца с выхода счетчика 6).

Если в ячейке 4; содержится "О" (j-й процессор не может выполнять запрашиваемую функцию), то на выходе

1 блока 4 памяти сигнал не формируется. Такое состояние устройства cozраняется до прихода очередного импульса с генератора 8.

Если в выбранной ячейке 4" содер1) жится " 1" (j-й процессор способен выполнить запрашиваемую функцию Й;), то на выходе блока 4 памяти формируется сигнал, по которому осуществляется выборка дешифратора 9. На j-м выходе дешифратора 9 при этом формируется сигнал загрузки j-го процессора кодом запрашиваемой функции с выхода 15. По сигналу с j-,ro выхода дешифратора 9 осуществляется также обнуление j ãî разряда регистра 7 готовности (запись "1" в этот разряд

473

BHHHIIH . Заказ 7526/51

Тираж 670

Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4

3 1285 происходит по сигналу 16, вырабатываемому j-м процессором после завершения выполнения им загруженной в него функции). 11осле обнуления j-го разряда регистра 7 сигнал на выходе мультиплексора 3 пропадает, в результате чего сигнал на выходе блока 4 памяти также пропадает: по заднему фронту этого сигнала на формирователе 11 импульса вырабатывается корот- 10 кий импульс, поступающий на вход выборки дешифратора 10. При этом на

k-м вьгходе 18k появляется сигнал подтверждения k-му абоненту (источнику запросов) о завершении распре- 15 деления запроса. По сигналу с формирователя 11 импульса через элемент

ИЛИ 12 после выдачи сигнала подтверждения абоненту осуществляется обнуление счетчика 6 и увеличение на " 1" 20 содержимого счетчика S. При этом к выходам мультиплексоров 1 и 2 подается информация с входов 13 и 14 от (k+1)-ro абонента.

Если при изменении состояний счетчика 6 от "0" до "m" на выходе блока

4 памяти сигнала не формируется, что происходит, если все процессоры, способные выполнить распределяемый 30 запрос от k-ro абонента, заняты, то по сигналу переноса со счетчика 6 содержимое счетчика 5 увеличивается и начинается распределение от .(k +

+ 1)-го абонента. Таким образом, на 35 рассматриваемом цикле распределения запорос от k-ro абонента остается не распределенным, йри этом. k-й абонент запроса не снимает. Попытка распределения запроса от k-го абонента 40 циклически повторяется каждый раз, когда в счетчике 5 формируется адрес этого абонента (номер абонента - k).

Если через мультиплексор 1 и 2 к устройству подключается абонент, не 45 выставивший запроса (на соответствующем входе 14 устройства — "0"), то на выходе мультиплексора 2 сигнал не формируется, выборки мультиплексора

3 и блока 4 памяти не происходит и 50 соответственно распределение не осуществляется. При этом опрос следующего по очереди абонента происходит при увеличении содержимого счетчика 5 сиг- налом переноса с счетчика 6. 55

Ф о р м у л а и з о б р е т е н и я

Устройство для распределения заданий процессорам, содержащее три мультиплексора, блок памяти, два счетчика, регистр, генератор импульсов, выходы первого счетчика подключены к управляющим входам первого и второ о мультиплексоров, выход генератора импульсов подключен к счетному входу второго счетчика, информационные выходы которого соединены с первыми уп равляющими входами третьего мультиплексора, о т л и ч а ю щ е е с я тем, что, с целью упрощения, в него введены два дешифратора, формирователь импульсов и элемент ИЛИ, причем выходы первого мультиплексора подключены к выходу данных устройства и к первым входам адреса блока памяти, вход выборки блока памяти подключен к выходу третьего мультиплексора, выоды второго счетчика подключены к вторым входам адреса блока памяти, к информационным входам первого дешифратора, выход блока памяти подключен к входу формирователя импульса и к управляющему входу первого дешифратора, выход формирователя импульса подключен к первому входу элемента

ИЛИ и к управляющему входу второго дешифратора, выходы второго дешифратора подключены к выходам подтверждения выбора устройства, выход переноса второго счетчика подключен к второму входу элемента HJX выход которого подключен к счетному входу первого счетчика и к входу сброса второго счетчика, выходы первого счетчика подключены к информационным входам второго дешифратора, выход второго мультиплексора подключен к второму управляющему входу третьего мультиплексора, информационные входы которого подключены к выходам регистра, группа выходов первого дешифратора подключена к группе выходов запроса устройства и к первой группе информационных входов регистра, вторая группа информационных входов которого подключена к группе входов занятости процессора устройства, информационные входы первого мультиплексора подключены к кодовым входам запроса устройства, информационные входы второго мультиплексора подключены к входам подтверждения запроса устройства.