Импульсный частотно-фазовый детектор

 

Изобретение относится к радиотехнике и может использоваться в системах фазовой автоподстройки частоты . Цель изобретения - повышение быстродействия в частотном режиме при одновременном упрощении. 1Ь1пульсный частотно-фазовьй детектор содержит два канала, каждый из которых состоит из D-триггеров 1 (2), 3 (4) и элемента ИЛИ 5 (6), и интегратор 7. Импульсы опорной частоты (04) Т поступают по шине 8, а импульсы контролируемой частоты (КЧ) F - по шине 9. В случае, когда F F , на выходе D-триггера 2 появляются широтно-модулированные импульсы. Если разность фаз мелсду 04 и КЧ превысит 23г, между импульсами КЧ появятся два импульса более высокой частоты. Первым из них D-триггер 2 установится в состояние 1, а вторым из D-триггера 2 1 запишется в D-триггер 4. Каждый-последующий импульс КЧ подтверждает состояние 1 D-триггера 4, что означает отриц. знак частотной расстройки. Напряжение на выходе интегратора 7.растет , уменьшая тем самым частотную расстройку до момента изменения зна- . ка разности фаз. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (59 4 Н 03 D 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ к лвто скомм свидетельств

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3681143/24-09 (22) 23.12.83 (46) 23.01.87. Бюл. У 3 (72) И.В. Колосов, А.В. Колосов и М.Я. Осетров (53) 621,376.6(088.8) (56) Авторское свидетельство СССР

У 985929, кл. Н 03 D 13/00, 1980.

Авторское свидетельство СССР

И 1124423, кл. Н 03 Р 13/00, 1983. (54) ИМПУЛЬСНЫЙ ЧАСТОТНО-ФАЗОВЬП4

ДЕТЕКТОР (57) Изобретение относится к радиотехнике и может использоваться в системах фазовой автоподстройки частоты. Цель изобретения — повышение быстродействия в частотном режиме при одновременном упрощении. Импульсный частотно-фазовый детектор содержит два канала, каждый из которых

„„SU„„1285558 A1 состоит из D-триггеров 1 (2), 3 (4) и элемента ИЛИ 5 (6), и интегратор 7.

Импульсы опорной частоты (ОЧ) F поступают по шине 8, а импульсы контролируемой частоты (КЧ) Р, — по шине 9.

В случае, когда F 4 F, на выходе о 1

D-триггера 2 появляются широтно-модулированные импульсы. Если разность фаз между ОЧ и КЧ превысит 2Ъ, между импульсами КЧ появятся два импульса более высокой частоты. Первым из них

D-триггер 2 установится в состояние

"1", а вторым из D-триггера 2 "1" запишется в D-триггер 4. Каждый последующий импульс КЧ подтверждает состояние "1" D-триггера 4, что означает отриц. знак частотной расстройки. Напряжение на выходе интегратора 7.растет, уменьшая тем самым частотную расстройку до момента изменения зна. ка разности фаз. 2 ил.

8 2 янный уровень логической "!", означающий .отрицательный знак частотной расстройки Г, — Р <О, напряжение которой поступает на выходную шину 10 (фиг. 2 е).

Одновременно напряжение логической "!" с выхода элемента ИЛИ 6 в виде постоянного уровня поступает на вход интегратора 7, при этом напряение на выходе интегратора ? (фиг. 2 ж), увеличивается с максимальной скоростью, уменьшая тем самым частотную расстройку на входах

ИЧФД до момента изменения знака разности фаз частот F u F . После изо 1 менения знака разности фаз частот

Р и F импульсы частоты F начинают о 1 о опережать по фазе импульсы частоты

Р, в результате первый же опережающий импульс частоты Г, переключает о-

D-триггер 1 в единичное состояние (фиг. 2 з), à D-триггер 4 по входу сброса сбрасывается в "0" (фиг. 2 r) напряжением с выхода D-триггера 1 (фиг. 2 з). Таким образом D-триггер 4 при и (2,!! отключается и на выход .ных шинах 10 и l! фиксируются уровни логического "0, означающие режим фазового сравнения входных частот, В этом режиме на выходе элемента ИЛИ 6 наблюдаются импульсы длительностью, пропорциональной фазовому рассоглаеонанию входных частот F и Г

О 1 (фиг. 2 д). На выходе интегратора 7 происходит увеличение напряжения, пропорциональное длительности им пульсов, поступающих на вход интегратора 7, уменьшающее рассогласование фаз входных частот. При нулевом сдвиге фаз между напряжениями входных сигналов на выходах элементов ИЛИ 5 и 6 импульсы отсутствуют, удерживая интегратор 7 в закрытом состоянии.

В силу симметричности схемы ИЧФД его работа в случае Р >, F аналогична работе при F + F, с той лишь о разницей, что в состояние логической

"1" переключается D-триггер 3„ напряжение с которого через элемент

ИЛИ 5 воздействует на интегратор 7, уменьшая напряжение на его выходе с максимальной скоростью до момента изменения знака фазового рассогласования, при этом Э-триггер 3 сбрасывается в нулевое, после переключения

D-триггера 2 — в единичное состояние первым же импульсом частоты F после указанной ситуации. Далее наступает

1 !28555

Изобретение относится к радиотехнике и может использоваться в системах фазовой автоподстройки частоты.

Цель изобретения — повышение быстродействия в частотном режиме при од5 новременном упрощении.

На фиг. I приведена структурная электрическая схема импульсного частотно-фазового детектора; на фиг. 2— временные диаграммы, поясняющие работу устройства.

Импульсный частотно-фазовый детектор (ИЧФД) содержит два канала, каждый из которых состоит из первого и второго D-триггеров l (2) и 3 (4) и элемента ИЛИ 5 (6), интегратор 7.

Устройство работает следующим образом.

В исходном состоянии на прямых выходах D-триггеров 1-4 уровни напря- 20 жений соответствуют логическому "0".

На шину 8 поступают короткие импульсы, например, опорной частоты Р о (фиг. 2а)„ длительность которых определяется быстроДействием используе- 25 мой элементной базы, На шину 9 поступают импульсы контролируемой (фиг. 2б) частоты той же длительности. Поскольку в ИЧФД возможны режимы сравнения частот, когда F, (F, 30 или Г > Р,, либо режим сравнения о 1 фаз, когда Р, Р, но л9> О или д у(О, где д - разность фаз между опорной и контролируемой частотами, то рассмотрим сначала режим частотного сравнения, когда, например, Р < F . В этом режиме на выходе

О 1

D-триггера 2 появляются широтно-мо. дулированные импульсы (фиг. 2в), длительность которых пропорциональна 40 разности фаз между частотами F и F„, поэтому через некоторое время, в худшем случае равное l/ Р— Г,, когда а становится больше 2Р, между импульсами частоты F появляются два 45

1 импульса более высокой частоты. Первый импульс частоты F, в указанной ситуации переключает D-триггер 2 в состояние логической "1", а второй импульс частоты F записывает логи- 50 ческую "1" из D-триггера 2 в D-триггер 4 (фиг. 2г). Каждым последующим импульсом частоты F состояние Р", 1 триггера 4 подтверждается, поскольку логическая "1" с прямого выхода

В-триггера 4 через элемент ИЛИ 6

{фиг. 2д) поступает на D-вход того же D-триггера. Таким образом„ на выходе D-триггера 4 фиксируется посто1?85558

Составитель И. Грабилин

Редактор А. Шишкина Техред М.Ходанич т

Заказ 7533/55 Тираж 899 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва. Ж-35, Раушская наб., д. 4/5 корректор Н. Король

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 режим сравнения фаз входных частот, при котором на выходе D-триггера имеют место импульсы длительностью, пропорциональной величине фазового

:рассогласования частот F и Р 5

О 1

Формула изобретения

Импульсный частотно-фазовый детектор, содержащий два канала, каждый 1О из которых содержит первый и второй

D-триггеры и элемент ИЛИ, и интегратор, причем в каждом канале вход сброса первого D-триггера соединен с входом синхронизации первого В-триггера противоположного канала и является входом импульсного частотно-фазового детектора, инверсные выходы первых D-триггеров каждого канала соединены с D-входами первых D-триггеров -противоположного канала, при этом в каждом канале прямой выход первого

D-триггера соединен с первым входом элемента ИЛИ, второй вход которого соединен с прямым выходом второго

D-триггера, а выход элемента ИЛИ соединен с соответствующим входом ин-. тегратора, выход которого является выходом импульсного частотно-фазового детектора, о т л и ч а ю щ и й— с я тем, что, с целью повышения быст родействия в частотном режиме при одновременном упрощении, в каждом канале вход синхронизации первого

D — триггера соединен с входом синхронизации второго D-триггера, а выход элемента ИЛИ соединен с D-входом второго D-триггера, при этом прямой выход первого D-триггера каждого канала соединен с входом сброса второго D-триггера противоположного канала.