Цифроаналоговый преобразователь с автоматической коррекцией нелинейности

 

Изобретение относится к области измерительной техники и может быть использовано в системах автоматического управления и гибридных вычислительных комплексах. Цель - повышение быстродействия цифроаналогового преобразователя с автоматической коррекцией нелинейности - достигается введением в устройство, содержащее блок 1 уп п равления, регистры 2, 5, 8, цифроаналоговь1е преобразователи 3,6, 9, аналоговый сумматор 4, компаратор 7, вычислитель 10 поправок, источник 11 опорного напряжения, датчик 12 преобразуемого кода, дополнительных блоков: мультиплексора 13, оперативного запоминающего устройства 14, переключателя 15, источника 16 эталонного напряжения. Быстродействие повышено в К раз, где К - число корректируемых разрядов цифроаналогового преобразователя 3. 2 з.п. ф-лы, 3 ил. 1 табл. (Л

СОЮЗ СОВЕТСНИХ

РЕСПУБЛИК

А1 (19) (11) (б)) 4 Н 03 М l бб

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬ)ТИЙ : г

ОПИСАНИЕ ИЗОБРЕТЕНИЯ» ":

К АЬТОРСКОМЪ СВИДЕТЕЛЬСТВУ (21) 3859656324-24 (22) 20.02.85 (46) 30.01.87. Бюл. ))» 4 (71) Ленинградский электротехнический институт им. В.И. Ульянова (Ле нина) (72) Р.И. Грушвицкий, П.Б. Могнонов и А.Х. Мурсаев (53) 681.325(088.8) (56) Авторское свидетельство СССР

1l»» 1045399, кл. Н 03 М 1/66, 1984.

Микроэлектронные цифроаналоговые и аналого-цифровые преобразователи информации/Под ред. В.Б, Смолова.

Л.: Энергия, 1976, с. 195-197, рис. 7-9. (54) ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ

С АВТОМАТИЧЕСКОЙ КОРРЕКЦИЕЙ НЕЛИНЕЙНОСТИ (57) Изобретение относится к области измерительной техники и может быть испольэовано в системах автоматического управления и гибридных вычислительных комплексах. Цель — повышение быстродействия цифроаналогового преобразователя с автоматической коррекцией нелинейности - достигается введением в устройство, содержащее блок 1 уп" равления, регистры 2, 5, 8, цифроаналоговь!е преобразователи 3, 6, 9, аналоговый сумматор 4, компаратор 7, вычислитель 10 поправок, источник

11 опорного напряжения, датчик 12 преобразуемого кода, дополнительных блоков: мультиплексора 13, оперативного запоминающего устройства 14, переключателя 15, источника 16 эталонного напряжения, Быстродействие повышено в К раз, где К вЂ” число кор" ректируемых разрядов цифроаналого- С„ вого преобразователя 3. 2 э.п. ф-лы, 3 ил. 1 табл.

1 287? 90

Изобретение относится к измерительной технике и может найти применение в системах автоматического управления, системах автома гизации научных исследований, гибридных вычис— лительных комплексах.

Цель — повышение быстродействия цифроаналогового преобразования с автоматической коррекцией нелинейности.

На фиг. иэображейа функциональная схема цифроаналогового преобразователя с автоматической коррекциенелинейности; на фиг. 2 — функциональная схема блока управления; на фиг. 3 — функциональная схема вьтчислителя поправок.

Цифроаналоговый преобразователь (фиг. 1) содержит блок 1 управления, первый регистр 2, первый цифроаналоговый преобразователь (ЦАП)3, аналоговый сумматор 4, второй регистр

5, второй цифроаналоговый преобразователь (ЦАП) 6,. компаратор 7, третий регистр 8, третий цифроанало25 говый преобразователь (ЦАП) 9, вычислитель 10 поправок, источник 11 опорного напряжения, датчик 12 преобразуемого кода, мультиплексор 13, оперативное запоминающее устройство (ОЗУ) 14, переключатель 15, источник

1 6 эталонного напряжения.

Блок 1 управления (фиг. 2) содержит первый 17 и второй 18 генераторы тактовых импульсов, регистр 19 после 35 довательного приближения, первый 20 и второй 21 счетчики, постоянное запоминающее устройство (ПЗУ) 22, первый 23, второй 24 и третий 25 элементы задержки, десять элементов 26-35

И и инвертор 36.

Вычислитель 10 поправок (фиг. 3) содержит первый регистр 37, первый блок 38 вычитания, второй регистр

39, третий регистр 40, второй блок

41 вычитания, сумматор 42, мультиплексор 43, группу из последовательно соединенных К регистров 44, где

К вЂ” число разрядов преобразуемого кода, элемент ИЛИ 45, элемент И 46, регистр 47 сдвига и накапливающий сумматор 48.

Для реализации функци управления в ПЗУ 22 записаны кода в соответствии с таблицей.

В группе разрядов, являющихся группой выходов ПЗУ 22 в нулевой к

t (2К+2) и (2К+2 + 2) адресах ПЗУ, записаны нулевые коды, где К вЂ” разрядность преобразуемого кода. В первом адресе записан двоичный код числа 2 " . По каждому 2i адресу, где

1 i К, записан двоичный код числа к-

2, а по адресам {2i+1) — двоичные коды чисел 2 -1. В адресах с к

2К+3 по 2К+2 +1 записаны двоичные

K коды чисел 1 + 2 -1 соответственно.

Разряд, являющийся первым выходом

ПЗУ 22 У,, содержит единицу по первому адресу и нули в остальных. Разряд, являющийся вторым выходом ПЗУ

22 Y, содержит единицу в адресах

2i, где 1,ыi К, и нули в остальных, а разряд, являющийся третьим выходом

ПЗУ 22 У, содержит единицу во всех адресах 2i+1 и нули в остальных. Разряд У< содержит единицу по адресам

2i+1, где 3

Э разряд Yz — единицу во всех, кроме (2К +. 2 +2), адресах.

Устройство работает следующим образом.

Устройство работает в двух режимах: "Контроль" и "Преобразование", Предусмотрена коррекция масштаба преобразования, которая производится в первом цикле этапа "Конт1t роль . В следующие 2К+1 циклах производится вычисление К разрядных к ошибок, а за 2 — 1 циклов вычисляются поправки всех 2 — 1 кодовых к комбинаций и записываются в ОЗУ.

Всего этап Контроль" происходит за 2К + 2 +1 циклов.

При поступлении импульса с первого генератора 17 тактовых импульсов счетчики 20 и 21 переходят в нулевое состояние. При этом с ПЗУ

?2 считывается код, содержащий единицу в разряде У<. Сигнал с выхода

У> ПЗУ 22 переключает мультиплексор

43 вычислителя 10 поправок на первый канал и блокирует прохождение сигналов S<, S7, Сб через элементы

И 33 - 35. Сигнал с выхода Y ПЗУ 22

6 переключает мультиплексор 13 на второй канал и как сигнал разрешения поступает на вторые входы элементов

И 26, 31, 33, 34 и 35, а сигналом с выхода инвертора 36 блокирует прохождение сигнала С через элемент

И 32. Первый импульс с выхода счет! 287290 чика 20, на счетный вход которого поступают импульсы с генератора 18 тактовых импульсов, проходит через элемент 23 задержки и элемент И 26 на счетный вход счетчика 21 и увеличивает его содержимое на единицу.

После этого импульс с выхода элемента 25 задержки, задержанный на время установления устойчивого кода на выходе ПЗУ 22, поступает на первый вход записи первого регистра 2 и вход запуска регистра 19 последовательного приближения. В первый регистр 2 записывается код с единицей в старшем разряде. Одновременно сигналом с выхода У ПЗУ 22 переключатель 15 подает на второй вход компаратора 7 эталонное напряжение старшего разряда с источника 16 эталонного напряжения. Это подключение происходит только в первом цикле.

Импульсы с генератора 18 тактовых импульсов поступают на тактовый вход регистра 19 последовательного приближения и одновременно через элемент

И 31 на первый вход записи третьего регистра 8. Под воздействием этих импульсов регистр 19 последовательного приближения с учетом состояний компаратора 7 подбирает за И<К импульсов генератора 18 на своем выходе такой код, что мал аки Пца з = 0 т.е. ак-aqД+cN » О, к где а„ вЂ” реальный вес старшего Разряда; а„„ — идеальный вес старшего разряда; с — масштабный коэффициент

ЦАПЗ;

Иьк — код ошибки старшего разряда

По окончании уравновешивания импульс с выхода счетчика 20 поступает при наличии сигнала разрешения с выхода Y ПЗУ 22 через элемент элемент 27 И на первый вход управления S, вычислителя 10 поправок.

В результате сбрасываются в нулевое состояние регистры 39, 40 и .44, кроме первого регистра из группы ре- . .гистров 44, в который записывается код ошибки старшего разряда Ng„.

Этот же импульс проходит через элемент 23 задержки и элемент И 26 на счетный вход счетчика 21 и увеличивает его содержимое на единицу, и импульс с выхода элемента 25 задержки, задержанный на время установления устойчивого кода на выходе ПЗУ

22, записывает код с группы выходов

ПЗУ 22 в первый регистр 2 и поступает на вход запуска регистра 19 последовательных приближений. В начале

I каждого четного цикла на выходе Y

ПЗУ 22 формируется сигнал записи во второй регистр 5, в который эаписываY.-3

10 ется код числа 2 . Импульсы с генератора 18 поступают на тактовый вход регистра 19 последовательных приближений и одновременно через элемент И 31 на первый вход записи тре15 тьего регистра 8. Под воздействием этих импульсов регистр 19 последовательных приближений (РПП) с учетом состояний компаратора 7 подбирает за И<К импульсов генератора 18 на

20 своих выходах такой код, что

Ццап у Паапg Паап >-0 з т.е. а; -b;+cN "- О, причем

25 а;=а; „g +hi, где а; — вес i ãî разряда ЦАП 3;

Ь ° — вес i-ro разряда ЦАП 6; а, „ — идеальное значение веса

30 i ro разряда ЦАП 3;

o — идеальное значение веса млад шего разряда ПАП 3; с — масштабный коэффициент;

N — код, подобранный РПП в чет33 ном

Импульс с выхода счетчика 20, 1 который формируется в конце цикла э поступает через элемент И 28 на тактовый вход первого регистра 37 вычислителя 10 поправок и записывает

t в него код 8, °

В отличие от четного цикла в каж45 дом нечетном цикле не фоРмиРуется сигнал на выходе У ПЗУ 22, поэтому не выполняется занесение кода во второй регистр 5, и в нем остается код, записанный в предыдущем цикле, а в первый Регис р ? импульсом с выхода элемента 25 задержки производится запись кода числа 2" — l.

В остальном опоследовательность импульсов остается прежней. После за.пуска регистр 19 последовательных приближений на своих выходах подбирает код по зависимости

1=1 (I

"— а -Ъ +cN =. О.

)28729 где N . — код ошибки (i — 1)-ro ве6-!, сового коэффициента .

По окончании седьмо го цикла на выходе первого блока 3 8 вычитания по— ! является вычисленный код N; И;

Jl

-N и импульс с выхода счетчика 20, который поступает через элемент И 29, записывает этот код во второй регистр

39, а код N. переписывает в третий регистр 40 вычислителя 10 поправок.

Одновременно импульс с выхода счетчика 20 проходит через элемент И 30 при наличии сигнала разрешения на выходе У4 ПЗУ 22 на тактовые входы ре40 гистров 44, и происходит передача кодов из младших регистров в следующие регистры по цепочке регистров 44..

Таким образом, в младший регистр из группы 44 регистров записывается код с выхода мультиплексора 43, вы,численный сумматором 42 в предыдущем цикле по формуле (4). В конце 2К+2

1цикла импульс с выхода счетчика 20 проходит через элемент И 30 при на- личии сигнала разрешения на выходе

У ПЗУ 22 на тактовые входы регистров из группы регистров 44 и производит последний сдвиг по цепочке регистров, в результате в этих регистрах сохраняются коды К разрядных ошибок. Одновременно этот импульс проходит через элемент 23 задержки

50

По окончании цикла на выходе первого блока 38 вычитания появляется вычисленный код !

-! 1-!

cN -a;+ 7 aj -а, -b,i+ а + Ч = ""1 5 ! — q-!

+ Е Ь -а,-Ь . а, (2) о

Импульс с выхода счетчика 20, ко торый проходит через элемент И 29, записывает этот код во второй ре- ®О гистр 39 вычислителя 10 поправок, а содержимое второго регистра 39 записывает в третий регистр 40 вычислителя 10 поправок.

Таким образом, после первых шести 15 циклов на выходах третьего регистра

40 имеется код N,а второго регистра ! ,39 — код N . На выходе второго блока 41 вычитания появляется вычисленный код 20

A=N; -Н;, =(-Ь;+26;! )/с, (3) а на выходе сумматора 42, который выполняет операции сложения и деления на два

NА +A»

25 !!д. = д, /с, (А) 0 6 и элемент И 2б на счетный вход счетчика 21 и увеличивает его содержимое на единицу. После этого устройство начинает вычисление поправок всех

2К вЂ” 1 кодовых комбинаций и запись их в ОЗУ 14. Сигналы с выходов Y

У4 II3Y 22 блокируют прохож дение импульсов с выхода счетчика 20 через элементы И 27 — 30 соответственно, сигнал с выхода Y ПЗУ 22 переключает мультиплексор 43 вычислителя поправок и как сигнал разрешения поступает на вторые входы элементов И 33 — 35.

Импульс с выхода элемента 23 задержки, задержанный элементом 24 задержки на время установления устойчивого кода на выходе ПЗУ 22, проходит через элемент И 34 на вход записи регистра 47 сдвига и вход обнуления накапливающего сумматора 48.

В регистр 47 сдвига записывается код с группы выходов ПЗУ 22, и устанавливается в нулевое состояние накапливающий сумматор 48. После этого импульс генератора 18 проходит через элемент И 33 на шестой вход управления $ вычислителя 10 по!травок. Если в старшем разряде регистра 47 сдвига имеется "1", то к содержимому сумматора 48 прибавляется соответствующая разрядная ошибка.

Одновременно происходит передача содержимых регистров 44 в группе регистров и на вход накапливающего сумматора поступает соответствующая разрядная ошибка. Этот процесс повторяется К тактов генератора 18.

После К-ro такта импульс с выхода счетчика - ?0 проходит через элемент

И 35 на вход записи ОЗУ 14 и по адресу с выхода ПЗУ 22 поправка, вычисленная по следующей зависимости к !!!!рP . !1 записывается в ОЗУ 14. Одновременно этот же импульс проходит через элемент 23 задержки и элемент И 26 на счетный вход счетчика 21 и увеличивает его содержимое на единицу, а импульс с выхода элемента 23 задержки, задержанный элементом 24 задержки на время установления устойчивого кода на выходе ПЗУ 22,. проходит через элемент И 34 на вход записи регистра 47 сдвига и вход об нуления .накапливающего сумматора

48. В регистр 47 сдвига записывается новый код с группы выхд

1287290 дов ПЗУ 22, а сумматор 48 устанавливается в нулевое состояние, и описанный процесс повторяется. 3а 2к-1 циклов вычисляются и записываются в ОЗУ поправки для всех кодовых ком- 5 бинаций.

В конце (2К + 2 + 1) — го цикла, после того как импульс выхода счетчика 20 пройдет через элемент И 35 10 на вход записи ОЗУ 14 и запишется поправка последней кодовой комбинации, импульс с выхода элемента 23 задержки проходит через элемент И 26 на счетный вход счетчика 21 и изме- >5 няет его содержимое на единицу, устройство переходит в режим "Преобразования". Сигнал с выхода У< ПЗУ 22 переключает мультиплексор 13 и блокирует элементы 26, 31, 33, 34 и 20

35 И, а сигнал с выхода инвертора

36 разрешает прохождение импульсов с генератора 18 через элемент И 32, импульс генератора 18 проходит через элемент И 32 и поступает на второй вход записи первого регистра 2, второй вход записи третьего регистра 8 и вход чтения ОЗУ 14. В первый регистр 2 записывается преобразуемый код с выхода датчика 12 преоб- 30 разуемых кодов, а в третий регистр

; 8 — код поправки, считанный с ОЗУ

14 по адресу, соответствующему преобразуемому коду, который поступает на адресные входы ОЗУ через мульти1 плексор 13.

В результате на выходе ЦАП 3 имеем напряжение

К-1 к ч кй -1+t ц . 40 на выходе ЦАП 9 к

0qan =- 2- ; ) на выходе аналогового сумматора 4 к- алых " э ч к"s

Сформированное напряжение на аналоговом сумматоре 4 сохраняется до появления импульса с следующего цикла преобразования, когда оно изменяется на новое, откорректированное аналогичным образом, напряжение.

Момент появления этих импульсов определяется частотой генератора 18, а число преобразований устанавливается соотношением частот генераторов !7 и 18. После появления очередного импульса с генератора 17 все описанные действия повторяются.

Формула и з о б р е т е и и я

1. Цифроаналоговый преобразователь с автоматической коррекцией нелинейности, содержащий блок управления, первый выход которого подключен к первому входу записи первого регистра, второй выход подключен к входу записи второго регистра, третий выход подключен к первому входу записи третьего регистра, четвертый выход подключен к вторым входам записи первого и третьего регистров, выходы с пятого по одиннадцатый подключены соответственно к входам управления с первого по седьмой вычислителя поправок, первая группа выходов блока управления подключена к соответствующим первым информационным входам вычислителя поправок и к соответствующим первым информационным входам третьего регистра, вторая группа выходов подключена к соответствующим информационным входам второго регистра и к соответствующим первым информационным входам первого регистра, вторые информационные входы которого подключены к соответствующим выходам датчика преобразуемого кода, выходы подключены к соответствующим цифровым входам первого цифроаналогового преобразователя, аналоговый вход которого объединен с аналоговыми входами второго и третьего цифроаналоговых преобразователей и подключен к выходу исто ника опорного напряжения, выход подключен к первому входу аналогового сумматора, второй вход которого подключен к выходу третьего цифроаналогового преобразователя, а выход является выходной шиной устройства и подключен к первому входу компаратора, выход которого подключен к входу блока управления, выходы второго и третьего регистров подключены к соответствующим цифровым входам соответственно второго и третьего цифроаналоговых преобразователей, отличающийся тем, что, с целью повышения быстродействия, введены оперативное запоминающее устройство, переключатель, источник эталонного напряжения, мультиплексор, адресный вход которого подключен к двенадцатому выходу блока управления, первые информационные входы подключены к соответствующим выходам датчика преобразуемого кода, 1287290 вторые информационные входы объединены с соответствующими вторыми информационными входами вычислителя поправок и подключены к соответствующим выходам второй группы блока управления, выходы мультиплексора подключены к соответствующим адресным входам оперативного запоминающего устройства, информационные входы которого подключены к соответствующим выходам вычислителя поправок, выходы подключены к соответствующим вторым информационным входам третьего регистра, вход управления считыванием подключен к четвертому выходу блока управления, вход управления записью подключен к тринадцатому выходу блока управления, четырнадцатый выход которого подключен к управляющему входу переключателя, первый информационный вход которого подключен к выходу источника эталонного напряжения, второй информационный вход подключен к выходу второго . цифроаналогового преобразователя, выход подключен к второму входу компаратора.

2. Преобразователь по п. 1, о т

1л и ч а ю шийся тем, что блок ,управления выполнен на первом генераторе тактовых импульсов, регистре последовательного приближения, первом и втором счетчиках, .постоянном запоминающем устройстве, первом, втором и третьем элементах задержки, десяти элементах И, инверторе, втором. генераторе тактовых импульсов, выход которого подключен к сче-.ному входу первого счетчика, к первым входам шестого, седьмого и восьмого элементов И, к тактовому входу регистра последовательного приближения, информационный вход которого является входом блока управления, а выходы являются первой группой выходов блока управления, вход запуска подключен к выходу третьего элемента задержки и является первым выходом блока управления, вход третьего элемента задержки объединен со счетным входом второго счетчика и подключен к выходу первого элемента

И, первый вход которого объединен с входом второго элемента задержки и подключен к выходу первого элемента задержки, выход второго элемента задержки подключен к первому

1входу -девятого элемента И, вход

3. Преобразователь по и. 1, о т л и ч а ю шийся тем, что вычислитель поправок выпОлнен на первом регистре, первом блоке вычитания, втором и третьем регистрах, втором блоке вычитания, сумматоре, мультиплексоре, группе из К последовательно соединенных регистров, первого элемента задержки объединен

I с первыми входами второго, третьего, четвертого, пятого и десятого элементов И и подключен к выходу первого счетчика, вход обнуления которого объединен с входом обнуления второго счетчика и подключен к выхо—

, ду первого генератора тактовых импульсов,выходы второго счетчика подключены к соответствующим входам постоянного запоминающего устройства, группа выходов которого является второй группой выходов блока управления, первый выход постоянного запоминающего устройст;:а подключен к второму входу второго элемента И и является .четырнадцатым выходом блока управления, второй выход постоянного запоминающего устройства подключен к второму входу третьего элемента И и является вторым выходом блока управления, третий выход постоянного запоминающего устройства подключен к второму входу четвертого элемента И, четвертый выход постоянного запоминающего устройства подключен к второму входу пятого элемента И, пятый выход постоянного запоминающего устройства подключен к вторым входам

30 восьмого, девятого и десятого элементов И, шестой выход постоянного запоминающего устройства подключен к вторым входам первого и шестого элементов И, через инвертор — к второму входу седьмого элемента И, к третьим входам восьмого, девятого и десятого элементов И и является двенадцатым выходом блока управления, выход десятого элемента И является тринадцатым выходом блока управле40 ния, выхоД шестого элемента И является третьим выходом блока управления, выход седьмого элемента И является четвертым выходом блока управления, выходы второго, третьего четвертого, пятого элементов И, пятый выход постоянного запоминаюшего устройства, выходы восьмого и девятого элементов И являются соответственно выходами с пятого по одиннадцатый блока управления.

1287290

1 2 5 4 . 5 6

О О 1

О 0 О О О

О О О О О

О

1 О О О О ... О О О 1 О О О О 1

1 О О О 0 ... О 0 О О 1 О О О 1

О 1 1 1 1

° ° ° 1

О 1 О О 0 ... О О О 0 1 0 О О 1

О О 1 1 1 ... 1 1 1 0 О 1 О О 1

О О 1 0 О

О О О 1 1

О О О 1 О

О где К вЂ . число разрядов преобразуемого кода, элементе ИЛИ, элементе И, регистре сдвига, накапливающем сумматоре, выходы которого являются выходами вычислителя поправок, вход обнуления объединен с тактовым входом регистра сдвига и является седьмым входом управления вычислителя поправок, тактовый вход подключен к выходу элемента И, первый вход которого подключен к выходу регистра сдвига, информационные. входы которого являются вторыми информационными входами вычислителя поправок, вход занесения информации объединен с вто- t5 рым входом элемента И, первым входом элемента ИЛИ и является шестым входом управления вычислителя поправок, второй вход элемента ИЛИ является четвертым входом управления вычисли- 20 теля поправок, выход подключен к первому тактовому входу первого регистра из группы регистров и тактовым входам регистров с -второго по К-й из группы регистров, входы обнуления :которых объединены с входами обнуления второго и третьего регистров, вторым тактовым входом первого регистра из группы регистров и являются первым входом управления вычисли- 30 теля поправок, выходы k-го регистра из группы регистров подключены к соответствующим информационным входам . накапливающего сумматора и к соответствующим первым информационным входам мультиплексора, управляющий

Адрес Группа выходов вход которого является пятым входом управления вычислителя поправок, вторые информационные входы подключены к соответствующим выходам сумматора, выходы подключены к соответ- ствующим первым информационным входам первого регистра иэ группы регистров, выходы которого подключены к соответствующим первым входам сум- матора, вторые входы которого подключены к соответствующим выходам второго блока вычитания, входы уменьшаемого которого подключены к соответствующим выходам третьего регистра, входы вычитаемого объединены с соответствующими информационными входами третьего регистра и подключены к соответствующим выходам второго регистра, тактовый вход которого объединен с тактовым входом третьего регистра и является третьим входом управления вычислитегя поправок, информационные входы подключены к соответствующим выходам первого блока вычитания, входы вычитаемого которого объединены с соответствующими вторыми информационными входами первого регистра из группы регистров, с соответствующими информационными входами первого регистра и являются первыми информационными входами вы,числителя поправок, входы уменьшаемого подключены к соответствующим выходам первого регистра, тактовый вход которого является вторым входом управления вычислителя поправок.

1 1 О О 1 О О 1

О О 0 1 0 0 О

1 1 О О 1 1 О 1

О О О 1 О 0 О 1

1287290

13

О.о ! о о о о о

О О О О О...О О О 0 0 0 гк

2К+1 О О 0 О О ... О О 0 О О 1 1 О 1

2К+5 0 О О О О ... 0 I 1 О О О О 1

2К+2к 1 1 1 1 1 ... 1 1 О О О О 0 1 1

2К+2 +1 1 1 1 1 1 ... 1 1 1 О О О

О 1 1 к

2К+2 +2 О

2К 2 О

ЙК+3 О

2К+4 " О

2К+6 О (К

2К+2 -1 1

Продолжение таблицы

0.0 О О ... О О О О О О 1 О 1

О О О О ... 0 О 1 О О О 0 I 1

О О О 0 ... О 1 О 0 О О О 1 1

О О О 0 ... 1 О О О О О О 1 1

1 1 1 1 ... 1 О 1 О О О 0 1 1

О О О О ... О О О О О О 0 1 1

РАЗ

Составитель В. Першиков

Редактор Е . Копча Техред Л. Серщокова Корректор В . Бутяга

Заказ 7730/59 Тираж 899 Подписное

BHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4