Многоканальное устройство для определения знака разности фаз

 

Изобретение относится к измерительной технике. Может быть использовано в измерительных приборах и системах. Является дополнительным к авт.св. СССР № 1250980. Целью изобретения является расширение функциональных возможностей устройства . Для достижения поставленной цели в устройство введены делители-частоты , постоянные запоминающие блоки цифровой компаратор, элемент И,сигнализатор , и в каждый канал - коммутаторы , образованы новые функциональные связи. Расширение функциональных возможностей устройства заключается в обеспечении его работоспособности без привлечения для этих целей комплекса дополнительных измерительных приборов, при этом усложнение устройства незначительно. 1 ил. с B ю со ел IVJ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5g 4 С 01 R 25/00 д

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 1250980 (21) 3948463/24-21 (22) 03.09.85 (46) 15.02.87, Бюл. № 6 (72) М.М.Бойко и А.А.Макеев (53) 621.317.373(088.8) (56) Авторское свидетельство СССР № 1250980, кл. G 01 R 25/00, 1984. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯ

ОПРЕДЕЛЕНИЯ ЗНАКА РАЗНОСТИ ФАЗ (57) Изобретение относится к измерительной технике. Может быть использовано в измерительных приборах и системах. Является дополнительным,.SU„„1290195 А 2 к авт.св. СССР № 1250980. Целью изобретения является расширение функциональных возможностей устройства. Для достижения поставленной цели в устройство введены делители.частоты, постоянные запоминающие блоки цифровой компаратор, элемент И,сигнализатор, и в каждый канал — коммутаторы, образованы новые функциональные связи. Расширение функциональных возможностей устройства заключается в обеспечении его работоспособности без привлечения для этих целей комплекса дополнительных измерительных приборов, при этом усложнение устройства незначительно. 1 ил.

1290195

Изобретение относится к измерительной технике и может быть использовано в измерительных приборах и системах.

Цель изобретения — расширение функциональных возможностей устройства.

На чертеже приведена схема устройства.

Устройство содержит генератор 1 импульсов, счетчики 2 — 4 импульсов, регистры 5 — 8, формирователи 9 — 11 импульсов, мультиплексоры 12 — 15, дешифраторы 16 и 17, сумматор 18, блок 19 преобразования кодов, элемент ИЛИ 20, элемент ИЛИ-НЕ 21,элемент И 22, D-триггеры 23 — 25, делители частоты 26 и 27, постоянные запоминающие блоки 28 — 30, цифровой компаратор 3 1, элемент И 32, сигнализатор 33, коммутаторы 34 и

35 и (и, — п„) каналов, каждый из которых содержит регистры 5 и 6, формирователи 10 и 11 и коммутаторы

34 и 35.

Выход генератора 1 импульсов соединен с тактовым входом счетчика

2 импульсов, установочный вход ко:торого соединен с выходом формирователя 9 импульсов, соединенного первым входом с первой входной клеммой устройства, а вторым входом соединенного с выходом генератора 1 импульсов. В каждом канале группы информационных входов регистров 5 и

6 соединены с группой выходов счетчика 2 импульсов, а тактовые входы соединены соответственно с выходами формирователей 10 и 11, соединенных первыми входами с выходами коммутаторов 34 и 35 соответственно, а вторыми входами с выходом генератора 1 импульсов, группы выходов регистров

5 и 6 каждого канала соединены с группами информационных входов мультиплексоров 12 и 13 соответственно группы выходов которых соединены соответственно с первыми и вторыми группами информационных входов мультиплексоров 14 и 15, группа выходов мультиплексоров 14 соединена с группой информационных входов регистра

7, группа выходов которого соединена с первой группой входов сумматора

18, второй группой входов соединенного через блок 19 преобразования кодов с группой выходов мультиплексора 15, третья группа информационных входов которого соединепа с третьей группой входов мультиплексора 14 и группой выходов регистра 8, соединенного группой информационных входов с группой информационных выходов сумматора 18, второй выход которого соединен с информационными входами

D-триггеров 23 и 24, выход триггера

23 соединен с информационными входа10 .ми D-триггеров 25, выходы триггеров

24 через элемент ИЛИ-НЕ 21 соединены с первым входом элемента И 22, второй вход которого соединен с тактовым входом счетчика 3 импульсов и

15 двенадцатым выходом дешифратора 16, а выход соединен с входом стробирования дешифратора 17, соединенного выходами с тактовыми входами соответствующих триггеров 25, выходы которых соединены с выходными клемма-. ми устройства, тактовый вход счетчика 4 соединен с выходом генератора.

1 импульсов и входом стробирования дешифратора 16, группа информационных входов которого соединена с группами управляющих входов мультиплексоров 14 и 15 и группой выходов счетчика 4 импульсов, группа информацион30 ных входов дешифратора 17 соединена с группами управляющих входов мультиплексоров 12 и 13 и группой выходов счетчика 3 импульсов, первый, четвертый, шестой и десятый выходы дешифратора 16 через элемент ИЛИ 20 соединены с тактовым входом регистра 7, третий выход дешифратора 16 соединен с тактовыми входами регистра 8 и триггера 23, тактовые входы триггеров 24

40 соединены с вторым, пятым, седьмым, восьмым, девятым и одиннадцатым выходами дешифратора 16, выходы формирователя 9 импульсов и генератора 1 импульсов соединены соответственно

45 с входами записи и тактовыми входами делителей 26 и 27 частоты, выходы которых соединены в каждом канале с первыми входами коммутаторов 34 и

35 соответственно, соединенных вторыми входами с второй и третьей группа50 ми входных клемм устройств соответственно, а управляющими входами соединенных с первым входом второго элемента И 32 и с четвертой входной клеммой устРойства, соединенного группой пятых входных клемм с адресными входами постоянных запоминающих блоков 28 — 30, группы выходов постоянных запоминающих блоков 28 и

1290195

29 соединены с группами информационных входов делителей 26 и 27 частоты соответственно, а группа выходов постоянного запоминающего блока 30 соединена с первой группой входов цифрового компаратора 3 1, соединенного второй группой с группой выходов устройства, а выходом — с вторым входом элемента И 32, выход которого соединен с сигнализатором 33.

Устройство работает следующим образом.

В рабочем режиме на четвертый вход устройства поступает сигнал "0".

На входы формирователей 10 и 11 импульсов через коммутаторы 34 и 35 соответственно в каждом канале от второго и третьего входов устройства поступают сигналы, знак разности фаз которых необходимо определить, на первый вход устройства поступает опорный сигнал, задающий начало отсчета фазового сдвига. На выходах счетчика . 2 устанавливаются коды в соответствии с числом импульсов,поступающих на его тактовый вход от генератора 1 после поступления на установочный вход импульса сброса от формирователя 9. С поступлением импульсов от формирователей 10 и 11 на управляющие входы регистров 5 и

6 в регистры 5 и 6 вводятся коды, определяющие сдвиг по фазе сигналов на втором и третьем входах по отношению к опорному сигналу. Из-за помех, воздействующих на источники анализируемых сигналов, коды в регистрах 5,6 в течение периода опорного сигнала могут меняться на единицу младшего разряда. Если сдвиг по фазе хотя бы одного из анализируемых сигналов по отношению. к опорному .меньше величины, соответствующей

27 шагу квантования (2 ) или если

2п

J разность фаз меньше величины, соответствующей двум шагам квантования„ знак разности фаз анализируемых сигналов изменяется с частотой, близкой к частоте опорного сигнала.Для предотвращения высокочастотных колебаний сигналов на выходе устройства используется алгоритм формирования выходного сигнала

1 ахс2-2

n у = щпйх при 1 х 2 -2 и

t э2i ах 2 -2, ь иначе у = у где х, х — сдвиг по фазе сигналов на втором и треть4 ем входах устройст5 ва соответственно по отношению к опорному сигналу;

Ах — разность фаз входных сигналов, Д х = х

10 х у,у — значения выходного сигнала, полученные в текущем и предыдущем соответственно, 15 циклах анализа.

Счетчики 2 — 4 изменяют свое состояние по отрицательному фронту сиг нала на тактовом входе.

При сигнале "1" на стробирующем

20 входе дешифратора (16, 17) на одном из выходов,,определяемом кодом на информационных входах, формируется сигнал "1 .

На четвертой группе информационных входов мультиплексора 14 установлен код числа (2 — 2), на четвертой и и пятой группах входов мультиплексора 15 установлены коды чисел 1 и 2 соответственно.

Блок 19 преобразования кодов представляет собой комбинационную логическую схему на базе программируемого постоянного запоминающего блока, преобразующую коды чисел на

35 входе в дополнительные коды этих чисел на выходе.

Циклу анализа входных сигналов каждого канала устройства соответствует определенный код счетчика 3.

40 При этом к входам мультиплексоров

14 и 15 через мультиплексоры 12 и

13 подключаются выходы регистров 5 и 6 соответствующего канала устройства. Цикл состоит из двенадцати

45 тактов, каждому такту соответствует определенный код счетчика 4i

Такт 1. На входы регистра 7 через мультиплексор 14 поступает код х соответствующего канала устройства, 50 на первом выходе дешифратора 16 формируется импульс "1 код х записывается в регистр 7.

Такт 2. На вторые входы сумматора

18 через мультиплексор 15 и блок 19 преобразования кодов поступает код числа (-1), на втором выходе сумматора 18 формируется сигнал переноса (с уровнем "0" при х = 1 с уров1290195

30 нем "1" при х = О), на втором выходе дешифратора 16 формируется импульс "1", сигнал переноса записывается в соответствующий триггер 24.

Такт 3. На вторые входы сумматора 18 поступает код х > соответствующего канала устройства, на первых выходах сумматора 18 формируется код (х -х ), на втором выходе формируется сигнал переноса, на треть- 0 ем выходе дешифратора 16 формируется импульс "1", в регистр 8 записывается код (х -x >), в триггер 23 записывается сигнал переноса.

Такт 4. На .входы регистра 7 поступает код х з, на четвертом выходе дешифратора 16 формируется импульс

" 1", код х э записывается в регистр 7.

Такт 5. На вторые входы сумматора 18 поступает код числа (-1), на втором выходе сумматора 18 формируется сигнал перенса, на пятом выходе дешифратора 16 формируется импульс

"1", сигнал переноса записывается в соответствующий триггер 24.

Такт 6. На входы регистра 7 поступает код числа (2 — 2), на шестом и выходе дешифратора 16 формируется импульс " 1", код числа (2 — 2) вводится в регистр 7.

Такт 7. На вторые входы сумматора 18 поступает код (-х ), на втором выходе сумматора 18 формируется сигнал переноса, на седьмом выходе дешифратора 16 формируется импульс "1, 35 сигнал переноса записывается в соответствующий триггер 24.

Такт 8. На вторые входы. сумматора

18 поступает код (-х ), на втором выходе сумматора 18 формируется сигнал переноса, на восьмом выходе дешифратора 16 формируется импульс "1", сигнал переноса записывается в соответствующий триггер 24.

Такт 9. На вторые входы сумматора 18,поступает код †(х — хз), на втором выходе сумматора 18 формируется сигнал переноса, на девятом .выходе дешифоатора 16 формируется импульс " 1", сигнал переноса записыва- 50 ется в соответствующий триггер 24.

Такт 10. На входы регистра 7 поступает код (х -х ), на десятом выходе дешифратора 16 формируется импульс "1", код (х -х ), записывается в регистр 7.

Такт 11. На вторые входы сумматора 18 поступает код числа (-2), на втором выходе сумматора 18 формируется сигнал переноса, на одиннадцатом выходе дешифратора 16 формируется импульс "1", сигнал переноса записывается в соответствующий триггер 24.

Такт 12. На вход элемента И 22 от элемента ИЛИ-НЕ 21 поступает сигнал "1", если во всех триггерах 24 записаны "О", т.е. выполнено условие:

П

1 х 2 — 2;

1 х„ 2" — 2;

2 ьх 2 — 2, и на двенадцатом выходе дешифратора

16 формируется импульс " 1" на стробирующий вход дешифратора 17 от элемента И 22 поступает "1", на соответствующем выходе дешифратора 17 формируется импульс "1", в соответствующий триггер 25 записывается сигнал с выхода триггера 23, т.е. у . Если хотя бы в одном из тригге1

lt ров 24 записана 1", на вход элемента И 22 от элемента ИЛИ-НЕ 21 поступает сигнал "О", на стробирующем входе дешифратора 17 "О" в со/ ответствующем триггере 25 остается сигнал, записанный в предыдущем цикле анализа, т.е..у, . По отри— цательному фронту импульса "1" на двенадцатом. выходе дешифратора

16 изменяется состояние счетчика 3 и начинается цикл анализа входных сигналов другого канала устройства.

Таким образом, устройство выполняет последовательную обработку входных сигналов 2 каналов (m— число разрядов счетчика 3) и обеспечивает устойчивость сигналов на

1 выходах.

В режиме контроля на четвертый вход устройства поступает сигнал

"1". На входы формирователей 10 и

11 импульсов через коммутаторы 34 и 35 соответственно поступают сигналы от делителей 26 и 27, частоты соответственно. Фаза сигнала на выходе делителя 26 {27) частоты определяется кодом, поступающим на его информационные входы от постоянного запоминающего блока 28 (29), в мо.мент поступления от формирователя

9 импульсов сигнала записи. Код на выходе постоянного запоминающего блока 28 (29, 30) определяется кодом, поступающим на его адресные

12 входы от группы пятых входов устрой-, ства. Если устройство исправно, на его выходах устанавливается тот же код, что и на выходах постоянного запоминающего блока 30, на выходе цифрового компаратора 31 устанавливается " 1", на выходе элемента И 32 устанавливается " 1", сигнализатор выдает сигнал Устройство исправно".

Если устройство неисправно, код на его выходах не совпадает с кодом на выходах постоянного запоминающего блока 30, на выходе цифрового компаратора 3 1 устанавливается "0" на выходе элемента И 32 устанавливается "0", сигнализатор 33 не выдает сигнала "Устройство исправно".

Расширение функциональных возможностей устройства заключается в обеспечении контроля его работоспособности без привлечения для этих целей комплекса дополнительных измерительных приборов, при этом .усложнение устройства незначительно.

Формула изобретения

Многоканальное устройство для определения знака разности фаз по авт.св. N - 1250980, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей, в него введены два делителя частоты, три постоянных запоминающих

8, блока, цифровой компаратор, второй элемент И, сигнализатор и, в каждом канале, два коммутатора, при этом тактовые входы первого и второго делителей частоты соединены с генератором импульсов, входы записи соединены с выходом первого формирователя импульсов, а выходы через первый и второй коммутаторы соответственно соединены с входами второго и третьего формирователей импульсов соответственно, соединенных с второй и третьей входными клеммами соответственно устройства через первый и второй коммутаторы соответственно, управляющие входы которых соединены с первым входом второго элемента И и четвертой входной клеммой устройства, соединенного группой пятых входных клемм с адресными входами постоянных запоминающих блоков,при этом группы выходов первого и второго постоянных запоминающих блоков соединены с группами информационных входов первого и второго делителей частоты соответственно, группа выходов третьего постоянного запоминающего блока соединена с первой группой выходов цифрового компаратора, соединенного второй группой входов с группой выходов устройства, а выходом с вторым входом второго элемента И, выход которого соединен с входом сигнализатора.

ВНИИПИ Заказ 7895/41 Тираж 751 Подписное

Произв.-полигр. пр-тие, r. Ужгород, ул. Проектнан, 4