Микропроцессор

 

Изобретение относится к вычислительной технике и может быть использовано в информационных, управляющих и вычислительных системах. Цель изобретения - увеличение помехоустойчивости микропроцессора по отношению к сбоям памяти. Микропроцессор содержит операционный блок, блок формирования адреса и признака переноса , блок контроля адреса, блок памяти микрокоманд, регистр микрокоманд, блок памяти кодов команд. Введение блока формирования адреса и признака переноса, блока памяти кодов команд и блока контроля адреса обеспечивает достижение цели. 2 з.п. ф-лы, 4 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5g g G 06 F 15/00

ОПИОАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTKPblTHA (21) 3893972/24-24 (22) 02.04 ° 85 (46) 15.02.87. Бюл. У 6 (72) В. А. Гришин, П. Ю. Ярошевский и 3. Я. Генина (53) 681,32(088.8) (56) Авторское свидетельство СССР

В 746532, кл. 0 06 F 15/00, 1978 °

Авторское свидетельство СССР

В 1037263, кл. G 06 F 15/00, 1980. (54) МИКРОПРОЦЕССОР (57) Изобретение относится к вычислительной технике и может быть ис„„SU„„1290340 А 1 пользовано в информационных, управляющих и вычислительных системах.

Цель изобретения — увеличение помехоустойчивости микропроцессора по отношению к сбоям памяти. Микропроцессор содержит операционный блок, блок формирования адреса и признака переноса, блок контроля адреса, блок памяти микрокоманд, регистр микрокоманд, блок памяти кодов команд. Введение блока формирования адреса и признака переноса, блока памяти кодов команд и блока контроля адреса обеспечивает достижение цели. 2 з.п. ф-лы, 4 ил.

1 12

Изобретение относится к вычислительной технике и может быть использовано в информационных, управляющих и вычислительных системах.

Цель изобретения — повышение достоверности функционирования.

На фиг. 1 изображена функциональная схема микропроцессора; на фиг. 2 — функциональная схема операционного блока; на фиг. 3 — функциональная схема блока формирования адреса и признака переноса; на фиг. 4 — функциональная схема блока контроля адреса.

Микропроцессор (фиг. 1) содержит операционный блок 1, информационный вход которого является информационным входом 2 микропроцессора, а выходы 3 и 4 — соответственно вторыми и первыми информационными выходами микропроцессора, блок 5 формирования адреса и признака переноса, блок 6 нач.алъной установки которого является входом микропроцессора, блок 7 микропрограммной памяти, регистр 8 микрокоманд, выход 9 которого является вьгходом управления обращением к внешней памяти микропроцессора, блок

10 памяти кодов команд, вход 11 синхронизации, блок 12 контроля адреса, группы входов 13 и 14 которого являются соответственно контрольными входами микропроцессора для указания сегментов подключенной памяти и указания запрещенных для записи сегментов памяти. Позициями 15-28 обозначены входы и выходы микропроцессора.

Блок 1 (фиг. 2) содержит дешифратор 29 микроконструкций» дешифратор

30 выбора регистра, группу элементов

° И 31, группу регистров 32, группу элементов И 33, блоки элементов

ИЛИ 34, И 35, 36, ИЛИ 37, И 38, 39, ИЛИ 40, НЕ 41, ИЛИ 42, И 43-47, ИЛИ

48, сумматор 49, элементы И 50, И 51, 52, регистр адреса 53, сдвиговый регистр 54, элементы И 55, 56, ИЛИ 57.

Блок 5 (фиг. 3) содержит дешифратор 58 микроинструкций, дешифратор

59 модификации, элемент НЕ 60, группы элементов И 61, 62, блок ИЛИ 63, дешифратор 64 чтения, элементы И 65, 66, триггеры 67, 68, элементы И 69, 70, ИЛИ 71, блоки элементов И 72-76, блок ИЛИ 77, регистр 78 адреса, элементы ИЛИ 79, И 80.

90340

5

t0

2

Блок 12 (фиг, 4) содержит дешнф- ратор 81, две группы элементов И 82, 83 и два блока ИЛИ 84, 85, Микропроцессор работает следующим образом.

Для приведения микропроцессора в исходное состояние на вход б подается сигнал начальной установки, при этом регистр 78 блока 5 устанавливается в нулевое состояние. В результате на выходе 19 блока 5 образуется нулевой адрес, который является начальным адресом микропрограммы начальной загрузки. По этому адресу из блока 7 выбирается микрокоманда. Каждая микрокоманда состоит из двух частей: адресной и исполнительной. Адресная часть поступает на вход 20 блока 5 и через группы элементов И 61 и ИЛИ 63 поступает на входы дешифратора 58 и блоков элементов И 72-76 групп, Адресная часть состоит из двух частей: в первой указывается тип перехода, а во второй адрес перехода.

Сигналы, собтветствующие типу перехода. поступают на вход дешифратора 58. а сигналы адреса перехода поступают на вторые входы блоков элементов И 7275 групп. В зависимости от того, на каком выходе дешифратора 58 образуется единичный сигнал, адрес следующей микрокоманды определяется либо безусловно по адресной части микрокоманды, либо с учетом состояния триггеров 67 и 68, либо с учетом сигнала на входе 16 блока 5, либо по коду команды на входе 2 блока 5. Адрес, образованный одним из вышеперечисленных способов, поступает через блок элементов ИЛИ 77 на информационный вход регистра 78 и по синхросигналу на вхоце 11 блока 5 записывается в регистр 78. Одновременно исполнительная часть текущей микрокоманды записывается в регистр 8, Исполнительная часть микрокоманды состоит из пяти полей. Код первого поля, поступающий на вход 23 блока

5, определяет, в какой из триггеров (67 или 68) по синхросигналу записывается значение на входе 16 блока 5.

Код повторного поля, поступающий на вход 24 блока 5, определяет функцию. дешифратора 64 чтения, в зависимости от которой на выходе 17 блока 5 образуется либо содержимое триггеров

67 или 68, либо значение логического нуля или единицы.

1290340

Код третьего поля, поступающийна вход 25 блока 1, определяет функцию операционного блока. Часть сиг налов этого поля поступает на вход дешифратора 29 блока 1 и определяет тип операции, а другая часть поступает на вход дешифратора 30, выбирающего один из регистров 32 группы, который является первым операндом выполняемой операции. Вторым операн- f0 дом может быть либо код на входе 2 микропроцессора, либо содержимое регистра 54 блока 1. Над операндами блок 1 выполняет арифметико-логические и сдвиговые операции. 15

Выбранные операнды с выходов блоков элементов ИЛИ 37 и 40 поступают на входы блоков элементов НЕ 41, ИЛИ 42, И 43, сумматора 49, на выходах которых образуются соответствен- 20 но результаты логических операций НЕ, ИЛИ, И или сумма операндов с учетом сигнала переноса, поступающего на вход 18 блока 1. При переполнении сумматора на его выходе переноса образуется сигнал переноса, поступающий на вход элемента И 56, и при наличии единичного сигнала на втором входе элемента И 56, поступающего с выхода дешифратора 29, сигнал переноса че- 30 рез элементы И 56, ИЛИ 57 поступает на выход 15 блока 1.

В зависимости от того, какие блоки элементов И 44-47 открыты единичным сигналом с выходов дешифратора

29, результат, соответствующий операции, поступает через соответствующий блок элементов И и элемент ИЛИ 48 на входы регистров 53, 54 и регистров

32 группы. Результат записывается в 40 один из этих регистров в зависимости от наличия единичного сигнала на входах элементов И 50, 51 или элементов И 31 группы, При наличии единичного сигнала на входе элемента И 52 45 результат в регистр 54 записывается со сдвигом на один разряд вправо, при этом на последовательный информационный вход регистра 54 данные поступают с входа 18 блока 1, а данные 50 с последовательного выхода регистра

54.через элементы И 55 и ИЛИ 57 поступают на выход 15 блока 1.

Код четвертого поля регистра 8 поступает на выход 9 микропроцессора и указывает блоку внешней памяти (не показан), какой тип операции (запись или чтение) выполняется.

Кроме того, этот сигнал поступает на вход элементов И 82 группы, обеспечивая разрешение прохождения сигналов через элементы этой группы, при выполнении операции записи в блок внешней памяти.

Работа блока 12 состоит в следующем. На группах входов 13 и 14 любым известным способом формируются единичные сигналы, указывающие соответственно сегменты адресного пространства памяти, отсутствующие в данной конфигурации вычислительной памяти, и сегменты подключенной внешней памяти, запись в которые запрещена.

Изменение номеров сегментов, запись в которые запрещена, может производиться программным способом.

При обращении к внешней памяти на выходе 3 микропроцессора формируется адрес ячейки памяти, который поступает на вход дешифратора 81 блока

12, в результате чего на одном иэ выходов дешифратора 81, номер которого соответствует адресуемому сегменту памяти, образуется единичный сигнал, поступающий на вход одного из элементов И 82, 83 группы. В том случае, если адресуемый сегмент отсутствует, на втором входе элемента

И 83 группы также будет единичный сигнал, поступающий с группы входов

13 микропроцессора. Таким образом, на выходе блока ИЛИ 85 образуется единичный сигнал, сообщающий об отсутствии адресуемой ячейки памяти.

В том случае, если адресуемый сегмент памяти запрещен для записи, на втором входе соответствующего элемента И также должен присутствовать единичный сигнал, поступающий с групп входов 14 микропроцессора, а на третьем-входе элементов И 82 группы присутствует сигнал записи, то на выходе блока ИЛИ 83 образуется сигнал о запрете записи.

Информация, поступающая на вход 2 микропроцессора, представляет собой либо числовые данные, либо коды команд. В том случае, когда происходит прием кода команды, с пятого выхода регистра 8 на вход разрешения блока

10 поступает сигнал, разрешающий работу этого блока. В блок 10 памяти кодов команд по адресам, совпадающим с кодами команд, записаны нули, а по всем остальным адресам- единицы. Таким образом, в случае приема нелегального кода команды на выходе блока 10 об12903

1, Микропроцессор, содержащий операционный блок, блок формирования ад- 50 реса и признака переноса, блок микропрограммной памяти, регистр микрокоманд, вход записи, информационный вход, первый выход поля управления, второй выход поля управления, выход 55 поля микрооперации, третий выход поля управления которого соединены соответственно с синхровходом микропроцессора, выходом поля микрокоманды разуется единичный сигнал, поступающий на вход 28 блока 5.

Итак, при операциях обмена инфор-, мацией с внешней памятью на входы

26, 27, 28 блока 5 поступают сведения о легальности или нелегальности операции. Кроме того, с третьего выхода блока 7 на вход 22 блока 5 поступает единичный сигнал, разрешающий анализ поступивших сведений в 10 блок 5. В том случае, если имеет место одно из трех нарушений, на выходе элемента ИЛИ 79 образуется единичный сигнал, который открывает элемент И 80. В результате блокируется блок элементов И 61 и открывается блок элементов И 62 °

Таким образом, в случае ошибки естественный ход выполнения микро- 20 программы прерывается и адрес следующей микрокоманды определяется кодом, образующимся на выходе дешифратора

59, поступающего через блоки элементов И 62 и ИЛИ 63 на вход дешифрато- 25 ра 58 и блоков элементов И 72-76.

Иными словами, при наличии ошибки . происходит переход к началам микропрограмм, выполняющим обработку сообщений о неверном коде команды, абра-. 30 щении к отсутствующему или запрещенному для записи сегменту памяти. Существо работы этих микропрограмм заключается в запоминании слова состояния микропроцессора на данный момент времени, идентификации типа ошибки и передачи управления программам операционной системы для анализа сообщения и принятия соответствующего решения. 40

Повьппенная устойчивость к сбоям при операциях обмена информацией позволяет использовать микропроцессор в изделиях, где предъявляются жесткие требования к живучести системы.

Формула изобретения

6 блока микропрограммной памяти, входом управления признака переноса блока формирсвания адреса и признака переноса, входом управления выдачей признака переноса блока формирования адреса и признака переноса, входом кода операции операционного блока, выходом управления обращением и памяти микропроцессора, вход начальной установки, выход адреса, вход управления адресом, вход признака переноса, выход признака переноса, синхровход и информационный вход блока формирования адреса и признака переноса.соединены соответственно с входом начальной установки микропроцессора, адресным входом и выходом поля управления формированием адреса микрокоманды блока микропрограммной памяти, выходом переноса и входом переноса операционного блока, синхровходом и информационным входом микропроцессора, синхровход, информационный вход, первый и второй информационные выходы операционного блока соединены соответственно с синхровходом, информационными входом, информационным выходом и выходом адреса внешней памяти микропроцессора, о т л и ч а ю — шийся тем, что, с целью повышения достоверности функционирования, в него введены блок памяти кодов команд и блок контроля адреса контролируемой информации, вход признака режима записи, первая и вторая группы информационных входов, первый и второй выходы которого соединены соответственно с адресным входом и третьим входом поля управления регистра микрокоманд, группой контрольных входов указания сегментов подключенной памяти микропроцессора, группой контрольных входов указания запрещенных для записи сегментов памяти микропроцессора, входом модификации адреса по признаку запрета записи и входом модификации адреса по признаку отсутствия сегмента памяти блока формирования адреса и признака переноса, а адресный вход, вход выборки и выход блока памяти кодов команд подключены соответственно к информационному входу микропроцессора, выходу регистра микрокоманд и входу модификации адреса по признаку неверного кода команды блока формирования адреса и признака переноса, выход поля разрешения модификации адреса блока микро-. программной памяти соединен с входом

? 12903 разрешения модификации адреса блока формирования адреса и признака переноса.

2.. Микропроцессор по п. ), о тл и ч а ю шийся тем, что опера- 5 ционный блок содержит первый и второй дешифраторы, первый, второй, третий, четвертый и пятый блоки элементов ИЛИ, регистр сдвига, регистр, группу регистров, первую и вторую группы элементов И, сумматор, элемент НЕ, первый, второй, третий, четвертый., пятый, шестой, седьмой, восьмой и девятый блоки элементов И, первый, второй, третий, четвертый, пятый элементы И, элемент ИЛИ, выход, первый и второй входы которого соединены соответственно с выходом признака переноса блока и выходами четвертого и пятого элементов И, входы первого и второго дешифраторов и выходы первого дешифратора поразрядно соединены соответственно .с входом кода операции блока и с первыми входами с второго по девятый блоков элементов И и с первого по пятый элементов И, выходы второго дешифратора соединены поразрядно с первыми входами первой и второй групп элементов И, синхровход блока соединен .с вторыми ЗО входами первой группы элементов И, первого, второго и третьего элементов И, вход записи, вход сдвига, выход переноса и информационный выход регистра сдвига соединены соответ-35 . ственно с выходами второго и третьего элементов И, вторыми входом четвертого элемента И, вторыми входами седьмого и девятого блоков И, вход записи и выход регистра соединены соответст- 40 венно с выходом первого элемента И и с вторым информационным выходом бло.ка, первый, второй, третий, четвертый входы и выходы элементов ИЛИ четвер» той группы соединены соответственно 45 с выходами с второго по пятый блоков элементов И и поразрядно с информационными входами регистра сдвига, регйстра и регистров группы, входы записи. регистров группы, информацион- 50 ные выходы регистров группы соединены соответственно с выходами элементов

И первой группы и вторыми входами элементов И второй группы, выходы которых соединены с входами второго 55 блока элементов ИЛИ, выход которого соединен с вторым входом восьмого блока элементов И, вход переноса блока соединен с входом переноса сумча40 S тора и последовательным входом регистра сдвига, первый и второй входы и выход первого блока элементов ИЛИ соединены соответственно с выходами шестого и седьмого блоков элементов И, первыми входами пятого блока элементов ИЛИ, первого блока элементов И и сумматора, первый и второй входы и выход блока элементов ИЛИ .соединены соответственно с выходами восьмого и девятого блоков элементов И, входом элемента НЕ и вторыми входами пятого блока элементов ИЛИ, первого блока элементов И и сумматора, вторые входы с второго по пятый блоков элементов

И соединены соответственно с выходами элемента НЕ, пятого блока элементов ИЛИ, первого блока элементов И и сумматора, выход переноса которого соединен с вторым входом пятого элемента И, информационный вход блока соединен с вторым входом первого блока И.

3. Микропроцессор по п. 1, о т— л и ч а ю шийся тем, что блок формирования адреса и признака переноса содержит дешифратор микроннструкций, дешифратор модификации, два элемента ИЛИ, пять элементов И, элемент

НЕ, два триггера, дешифратор чтения, семь блоков элементов И, два блока элементов ИЛИ, регистр, информационный вход, синхровход, вход сброса и выход которого соединены соответственно с выходом первого блока элементов ИЛИ, синхровходом блока, входом начальной установки блока, выходом адреса блока, первая группа выходов второго блока элементов ИЛИ соединена с входами дешифратора микроинструкций, с первого по Б-й выходы второй группы второго блока элементов

ИЛИ соединены с первого по N-й входами (где N — - разрядность адреса блока) первого блока элементов И, с первого по (N+I)-й выходы второй группы второго блока элементов Й соединены с первого по (N-I)-й входами второго, третьего и четвертого блоков элементов И, (0+1)-й вход и выход первого блока элементов И соединены соответственно с первым выходом дешифратора микроинструкций, первым входом первого блока элементов ИЛИ, N-й, (И+1)-й входы и выход второго блока элементов И соединены соответственно с вторым выходом дешифратора микроинструкций, входом

1290340

9 признака переноса блока, вторым входом первого блока элементов ИЛИ, N-й, (11+1)-й входы и вьгход третьего блока элементов И соединены соответственно с третьим выходом дешифратора микроинструкций, выходом первого триггера, третьим входом первого блока элементов ИЛИ, N-Й, (N+1)-й входы и выход четвертого блока элементов И соединены соответственно с четвертым выходом дешифратора микро инструкций, выходом второго триггера, четвертым входом первого блока элементов ИЛИ, первый и второй входы и выход пятого блока элементов И соединены соответственно с пятым выходом дешифратора микроинструкций, информационным входом блока, пятым входом первого блока элементов ИЛИ, первый, второй входы и выход шестого блока элементов И соединены соответственно с входом управления адресом блока, выходом элемента НЕ, первым входом второго блока элементов ИЛИ, первый вход и выход седьмого блока элементов И соединены соответственно с выходом дешифратора модификации, вторым входом второго блока элементов ИЛИ, первый второй входы и выход первого элемента И соединены соответственно с выходом первого элемента ИЛИ, входом разрешения модификации адреса блока, входом элемента НЕ и вторым входом седьмого блока элементов И, первые, вторые и третьи входы дешифратора модификации и первого элемента ИЛИ соединены по-. парно и подключены соответственно к входу модификации адреса по признаку запрета записи блока, входу модификации адреса по признаку отсутствия сегмента памяти блока, входу модификации адреса по признаку неверного кода команды блока, первый, второй, третий входы и выход второго элемента ИЛИ соединены соответственно с первым вьгходом дешифратора чтения, выходом второго элемента И, выходом третьего элемента И, выходом признака блока, первьгй и второй входы второго элемента И соединены соответственно с вторым выходом дешифратора чтения и выходом первого триггера, первый и.второй входы третьего эле-. мента И соединены с третьим выходом дешифратора чтения и вьгходом второго триггера, информационные входы перво.хо и второго триггеров соединены с входом признака переноса блока, первый вход четвертого и инверсный вход пятого элементов И, второй вход четвертого и прямой вход пятого элементов И соединены попарно и подключены соответственно к входу управления записью признака переноса и синхровходу блока, выходы четвертого и пятого элементов И соединены соответственно с синхровходами первого и второго триггеров, вход дешифратора чтения соединен с входом управления чтением признака переноса блока, блок контроля адреса содержит дешифратор, первую и вторую группы элементов И, первый и второй блоки элементов ИЛИ, выходы которых являются соответственно первым и вторым выходами бпока, входы первого и второго блоков элементов ИЛИ соединены соответственно с выходами элементов И первой и второй групп, вход управления, записью блока соединен с первыми входами элементов И первой группы, вход и выходы дешифратора соединены соответственно с входом контролируемой информации блока, вторыми входамй элементов ИЛИ первой и первыми входами элементов ИЛИ второй групп, первая и вторая группы информационных входов блока соединены соответственно с третьими входами элементов И первой группы и вторыми входами элементов

И второй группы.

6

13 79

Фиа!

l 29034 0

&окаХ

ГлояаХ еиаО

Составитель А. Афанасьев

Редактор И. Рыбченко ТехредЛ.Сердюкова Корректор A ° 0бручар

Заказ 7904/48

Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

l)3035, Иосква, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4