Устройство для дифференцирования и умножения

 

Изобретение относится к вычислительной технике и может быть использовано в спецвьгчислителях для решения задач, связанных с вычислением производной. Цель изобретения - расширение функциональных возможностей. Устройство содержит два блока 1, 3 памяти, два регистра 2, 6, блок 4 регистровой памяти и сумматор 5. Устройство функционирует в избыточном (четвертичном) коде, за счет этого достигается повышение быстродействия. 1 ил., 1 табл. iiilllm щ 4-2 Tii ю 1 - , f р-4лГ - . ,

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

<51) 4 С 06 Г 7/64

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР (lO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3882700/24-24 (22) 10.04.85 (46) 28.02.87, Бюл. Р 8 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) В.Е.Золотовский и Р.B.Коробков (53) 681.3(088.8) (56) Авторское свидетельство СССР

Р 543000, кл. С 06 F 7/64, 1977.

Авторское свидетельство СССР

Ф 11734!О, кл. G 06 F 7/64, 1984. (54) УСТРОЙСТВО ДЛЯ ДИФФЕРЕНЦИРОВАНИЯ

Н УМНОЖЕНИЯ

» SU„„ 728A1 (57) Изобретение относится к вычислительной технике и может быть использовано в спецвычислителях для решечия задач, связанных с вычислением производной. Цель изобретения — расширение функциональных возможностей.

Устройство содержит два блока 1, 3 памяти, два регистра 2, 6, блок 4 регистровой памяти и сумматор 5. Устройство функционирует в избыточном (четвертичном) коде, за счет этого достигается повышение быстродействия.

1 ил., 1 табл.

1293728

Изобретение относится к вычислительной технике и может быть использовано для создания спецвычислителей.

Цель изобретения — расширение функциональных возможностей путем вычис- 5 ления первой производной по формулам аппроксимации левой, правой и цент-. ральной разностями и вычисления второй производной при аппроксимации центральной разностью. 10

На чертеже приведена схема устройства.

Устройство содержит блок 1 памяти таблиц сложения, регистр 2 предыдущего результата, блок 3 памяти адреса регистра, блок 4 регистровой памяти, сумматор 5 в избыточном коде, регистр 6 промежуточной суммы, входы 7-10 задания (j-1)-ro, j-го и (j+1)-го значений функции и исходных 20 констант соответственно.

Схема работает следующим образом, В соответствии с разностными алгоритмами первой и второй производных

Р— Ui++1 UJ о у Х

U -U. у чХ у UJ U41

2чХ

U<+ 1 — 20; + Ц;, у2 4

rpe Y, — первая правая разностная производная;

О1 1

У и Y — первая левая и центральная разностные производные; о Я

Y — вторая разностная производз ная; 40

U — исходная функция.

Как следует из (1), при дифференцировании выполняют операции сложение, деление (умножение на обратную величину).

Числитель формируется в блоках

1 и 3. Величины U„+,, U„, U, поступают последовательно разряд за разрядом соответственно на входы 7-9 устройства. В зависимости от состояния входов вычисляются числители net 1 t ременных: 00 — Y,, 01 — У„, 1С вЂ” Y, 11 — Y Операции, определенные в з числителе, выполняются для каждой цифры чисел., В блоке 1 записаны таблицы операций, определенных в (1).

Определяют максимальное число, получающееся при сложении. Так как обратной связи нет, то максимум достига) Т

3, Значение

О (-4) А (-3) А (-2) А (-1) А (+1) A (+2) А (+3) А (+4) А

О

О

О

П р и м е ч а н и е. h — 1/ Х ., 1/v Х, 1/2vX.

Таким образом, для умножения на цифру необходимо сформировать адрес ется при сложении трех максимальных цифр. Кодирование цифр в четверичной системе следующее (О, + 1, +2, -1), и для ликвидации пробела переноса бо— лее чем на два разряда допускаются цифры +3 и -2. Поэтому положительное максимальное число получится при сложении цифр 3 — 7. (-2) + 3 = ?2, а отрицательное число — при сложении цифр (-2) — 7. 3 + (-2) = -22. Таким образом, на выходе блока 1 имеется двухразрядное число. Старший разряд поступает на блок 3 непосредственно, а младший — с задержкой на один такт.

Роль задержки выполняет регистр 2, на вход синхронизации которого подается синхросерия. В результате на входы блока 3 приходят цифры одного веса.

В блок 3 записана таблица сложения двух цифр. Максимальное значение суммы равно +4, минимальное равно -4.

Таким образом, на выходе блока 3 должен был формироваться ряд -4, -3, -2, -I, О, +1, +2, +3, +4. На одну из цифр ряда необходимо произвести умножение числа 1/ Х, или 1/vX или

1/2vX. С этой целью перед дифференцированием определяются кратные указанных величин и заносятся в блок 4 регистров. Занесение осуществляется подачей адреса на входы адреса записи, сигнала записи на вход разрешения,записи и записываемой величины на вход 10. Соотношения между адресом и величиной, записанной в регистр, дано в таблице.

1293728

ВНИИПИ Заказ 387/53 Тираж 673

Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4 и вызвать содержимое соответствующего регистра. С этой целью сумма цифр, поступающих на входы блока 3, на выходе его кодируется в форме адреса регистра, т.е. если сумма равна (-4), то на выходе имеется 000, если (-3), то — 001 и т.д.

Подачей сигнала на вход разрешения чтения содержимое выбранного регистра поступает на сумматор 5 и скла- f0 дывается с предыдущей суммой. Перво начально в регистре 6 — нуль. Выходы разрядов регистра 6 соединены с входами разрядов сумматора 5 со сдвигом на один разряд, что обеспечивает на 15 каждом такте сдвиг текущего произведения на один разряд влево, Это обеспечивает согласование весов разрядов частичного произведения, поступающего с выхода блока регистров, и те- 20 кущего произведения, сформированного в сумматоре 5. Так как перенос в избыточной системе счисления пробегает не более одного разряда, то через один такт разряды производной начи- 25 нают появляться на выходе устройства.

Устройство может выполнять операцию умножения.

Y= A x В = U„x (1/ьХ). 30

Для выполнения операции умножения на входы подается код 00, на вход 9 поступает О, на вход 8 — величина U (В) — первый сомножитель, второй сомножитель (А) и его .кратные выбираются из блока регистров 4, куда они были предварительно занесены. формула изобретения

Устройство для дифференцирования и умножения, содержащее регистр предыдущего результата, сумматор в избыточном коде и регистр промежуточной суммы, причем выход i-ro (i = 45

= 2,n) разряда сумматора в избыточном коде соединен с информационным входом (i-1)-ro разряда регистра про.межуточной суммы, выход j-ro (j = 1,п) разряда регистра промежуточной суммы 50 соединен с входом j-го разряда первой группы сумматора в избыточном коде, выход первого (старшего) разряда которого соединен с выходом устройства, первый тактовый вход устройства сop. динен с входом синхронизации регист— ра предыдущего результата, второй тактовый вход устройства соединен с входом синхронизации регистра промежуточной суммы, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет вычисления первой производной по формулам аппроксимации левой, правой и центральной разностями и вычисления второй производной при аппроксимации центральной разностью, оно содержит блок памяти таблиц сложения, блок памяти адреса .регистра и блок регистровой памяти, причем входы двух старших разрядов адреса блока памяти таблиц сложения соединены с входами задания функции устройства, первая, вторая и третья группы адресных входов блока памяти таблиц сложения соединены с входами (k-1)-го, k ãî и (k+1) ro значений функции соответственно устройства (k = (2, п-1)), выходы старших разрядов блока памяти таблиц сложения соединены с первои группой адресных входов блока памяти адреса регистра, выходы младших ра рядов блока памяти таблиц сложения соединены с информационными входами регистра предыдущего результата, выходы которого соединены с второй группой адресных входов блока памяти адреса регистра, выходы которого соединены с входами адреса чтения блока регистровой памяти, выход (i-1)-го разряда которого соединен с входом (i+1)-го разряда второй группы сумматора в избыточном коде, выход n-ro разряда блока регистровой памяти подключен к информационному входу и-го разряда регистра промежуточной суммы, входы задания исходных констант устройства соединены с информационными входами блока регистровой памяти, входы задания адресов регистров устройства соединены с входами адреса записи блока регистровой памяти, вход разрешения чтения блока регистровой памяти соединен с третьим тактовым входом устройства, вход разрешения записи блока регистровой памяти соединен с четвертым тактовым входом устройства.