Устройство для сопряжения внешних устройств с общей памятью

 

Изобретение относится к вычислительной технике и может быть использовано при организации обмена информацией в. режиме прямого доступа к памяти в цифровых вычислительных системах, в частности микропроцессорных . Целью изобретения является увеличение быстродействия за счет организации многоканального обмена. Устройство содержит операционный блок 1, два коммутатора 4 и 10, два блока 6 и 7 прямого доступа к памяти, дешифратор 11 адреса, генератор 13 тактовых импульсов, триггер 12, элемент И 14. 1 з.п. ф-лы, 6 ил. to ;о о о со

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5р 4 G 06 F 13/28

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

:з

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A STOPCHOMV СВИДЕТЕЛЬСТВУ л (21) 3962158/24-24 (22) 08.10.85 (46) 15.03.87. Бюл, Р 10

16 (72) А.В.Комаров (53) 681 . 325 (088. 8) (56) Патент Японии У 56-50286, кл. С 06 F 3/00, G 06 F 15/06, !981.

Нагй switch for DMA transfer

to augment CPU efficiency. — Nicroyrocess. and microsyst. 1983, ч. 7, Ф 3, р. 118. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВНЕШНИХ УСТРОЙСТВ С ОБЩЕЙ ПАМЯТЬЮ.

„,80„„1297069 A 1 (57) Изобретение относится к вычислительной технике и может быть использовано при организации обмена информацией в. режиме прямого доступа к памяти в цифровых вычислительных системах, в частности микропроцессорных. Целью изобретения является увеличение быстродействия за счет организации многоканального обмена. Устройство содержит операционный блок 1, два коммутатора 4 и

10, два блока 6 и 7 прямого доступа к памяти, деиифратор 11 адреса, генератор 13 тактовых импульсов, триггер 12, элемент И 14. 1 з.п. ф-лы, 6 ил.

1297069

Изобретение относится к вычислительной технике и может быть использовано при организации обмена информацией в режиме прямого доступа к памяти в цифровых вычислительных системах, в частности микропроцессорных.

Целью изобретения является увеличение быстродействия.

На фиг. 1 изображена структурная 10 схема устройства, на фиг. 2 — Функциональная схема первого (второго) коммутатора; на фиг. 3 — принципиальная схема первого (второго) БПДП коммутатора, на фиг, 4 — функцио- f5 нальная схема первого (второго) БПДП, иа фиг. 5 — временные диаграммы работы БПДП, на фиг, 6 — структурная схема алгоритма работы микропроцессора, 20

На Фиг. 1 сделаны следующие обозначения: ТИ - тактовые импульсы, О/P — управляющий сигнал, Обмен/работа", на фиг. 2 сделаны следующие обозначения: МД вЂ” магистраль 25 данных, ИУ магистраль адреса, МУ— магистраль управления, КМД вЂ” магистраль данных внешнего устройства, KNA — магистраль адреса блока прямого доступа к памяти (БПДП), КМУ вЂ” 30 магистраль управления БПДП.

Устройство (фиг, 1) содержит операционный блок (ОБ) 1, общую шину

2, представляющую собой совокупность магистрали данных, магистрали 35 адреса и магистрали управления, третий блок общей 3 памяти, первый коммутатор 4, первый БПДП 5, первый и второй блоки 6 и 7 общей памяти,первый информационный вход-выход 8 уст- 40 ройства, второй БПДП 9, второй коммутатор 10, дешифратор 11 адреса, триггер 12, генератор 13 тактовых импульсов, элемент И 14, второй ин- формационный вход-выход 15 устройства, установочный вход 16 устройства, вход 17 синхронизации устройства °

Первый коммутатор 4 (фиг. 2) содержит мультиплексор 18 данных, 50 мультиплексор 19 адреса, мультиплексор 20 управления, дешифраторы 21 и 22. Мультиплексор 19 адреса (фиг.З) содержит мультиплексоры 23 и 24.

Мультиплексор 20 управления (фиг.З) содержит мультиплексоры 25 и 26.

Мультиплексор 18.данных (фиг. 3)содержит шинные формирователи 27 и 28 и элемент НЕ 29 °

Первый БПДП 5 (фиг. 4) содержит узел 30 приемников, первый и второй триггеры 31 и 32, счетчик 33, дешифратор 34, элемент И 35, третий, второй и первый элементы И-НЕ 36"38 и элемент НЕ 39.

Операционный блок выполнен на микропроцессоре К580ИК8.

Принцип действия устройства заключается в следующем, Блок 3 памяти содержит как модули оперативных запоминающих устройств так и модули постоянных запоминающих устройств. В блоке 3 памяти хранится программа работы устройства, Модули оперативных запоминающих устройств, входяшие в состав блока

3 памяти, в ходе работы устройства могут использоваться также в качестве рабочих ячеек памяти. Первый и второй бпоки 6 и 7 памяти могут быть только оперативными запоминающими устройствами и в ходе работы устройства используются в качестве рабочих ячеек памяти. Первый и второй блоки 6 и 7 памяти могут (с помощью соответственно первого и второго коммутаторов 4 и 10) быть подключенными либо к общей шине 2, либо к информационным выходам соответственно первого и второго БПДП 5 и

9. Если первый и второй блоки 6 и 7 памяти подключены к общей шине 2, то они совместно с блоком 3 памяти образуют общую память устройства, все ячейки которой доступны ОБ 1. Такое подключение блоков 6 и 7 памяти характерно для режима "Работа", в котором решается как основная задача, так и фоновая. Если первый и второй блоки 6 и 7 памяти подключены к информационным выходам соответственно первого и второго БПДП

5 и 9, то они участвуют в обмене информацией с внешними устройствами, которые подключены к первому и второму информационным входам-выходам

8 и 15 устройства, Обмен происходит под управлением первого и второго БПДП 5 и 9, при этом первый и второй блоки 6 и 7 памяти могут быть использованы как. для записи информации, так и для ее считывания.

Такое подключение блоков 6 и 7 памяти характерно для режима работы

"Обмен", в котором ОБ 1 и блок 3 памяти могут решать только фоновую задачу. Установка того или иного режима работы устройства осуществля69 4

12970

3 ется сигналом О/Р, который формируется на выходе триггера 12. Если

О/Р=О, то в устройстве. реализуется режим "Работа" (первый и второй БГЩП

5 и 9 при этом осуществляют управле5 ние обменом между соответственно первым и вторым блоками 6 и 7 памяти и первым и вторым внешними устройствами). Коммутаторы 4 и 10 и

БПД1 5 и 9, используемые в предлага- Ip емом устройстве, отличаются от соответствующих блоков прототипа, поэтому в дальнейшем целесообразно рассмотреть их более подробно. В схемотехническом отношении второй 15 коммутатор 10 идентичен первому коммутатору 4, а второй БПДП 9— первому БПДП 5. Первый коммутатор

4 (фиг. 2) представляет собой совокупность мультиплексора 18 данных, 20 мультиплексора 19 адреса и мультиплексора 20 управления. Мультиплек- сор 18 данных в зависимости от зна:чения сигнала О/Р подключает к ин формационному входу-выходу первого блока 6 памяти либо магистраль данных (МД) ОБ 1, входящую в общую шину, либо магистраль данных первого внешнего устройства (КИД). Мульти плексор 19 адреса в зависимости от 30

;значения сигнала О/Р подключает к ! адресному входу первого блока 6 ria.мяти либо магистраль адреса (МА)

ОБ 1, входящую в общую шину 2, либо магистрали адреса первого БПДП

5 (KMA). Мультиплексор 20 управления в зависимости от значения сигнала О/Р подключет к входу управления первого блока 6 памяти либо магистраль управления (МУ) ОБ 1, входящую в общую шину 2, либо магистраль управления БТЩП 5 (КМУ). Совокупность магистрали адреса и магистрали управления БПДП 5 является информационным выходом БПДП 5, Мультиплексор 19 адреса и мультиплексор

20 управления являются однонаправленными мультиплексорами. Мультиплексор 18 данных является двунаправленным мультиплексором, поэтому у него

50 предусмотрен дополнительный вход, "Выбор шины" (В111) для определения направления передачи данных.

На этот вход подается выходной сигнал мультиплексора 20 управления, который определяет операцию за55 писи или считывания в первом блоке

6 памяти независимо от источника этого сигнала (ИУ или КМУ), На фиг.3 приведена принципиальная схема первого коммутатора 4 для коммутации первого блока 6 памяти емкостью

1 Кбайт. Мультиплексор 19 адреса образует мультиплексоры 23 и 24. При этом мультиплексор 23 коммутирует селектирующий сигнал, который подается на вход "Выбор микросхемы" (ВМ) первого блока 6 памяти. В, режиме

"Работа" этот сигнал формируется с помощью первого и второго дешифраторов 21 и 22 ° Первый дешифратор 21 воспринимает четыре старших разряда магистрали адреса ЦПЭ 1 (ИА 15—

MA I2), при этом в зависимости от комбинации входных сигналов активизируется один из шестнадцати выходов первого дешифратора 21. Активизированный выход разрешает обращение к модулю памяти объемом 4 Кбайт. На фиг. 3 показаны связи только для одного (первого) выхода первого дешифратора 21 (остальные связи аналогичны рассмотренным), Первый выход первого дешифратора 21 связан с входом разрешения второго дешифратора 22, который воспринимает два последующих разряда магистрали адреса ЦПЭ

1 (МА Il - NA 10), при этом в зависимости от комбинации входных сигналов активизируется один иэ четырех виходов второго дешифратора 22. Активизированный выход разрешает обращение к первому блоку 6 памяти объемом 1 Кбайт (селектирующий сигнал с выхода 3 второго дешифратора 22 поступает на вход ВМ первого блока 6 памяти через вход А мультиплексора 23).

Второй блок .7 памяти подключен к одному из трех оставшихся выходов второго дешифратора 22. В режиме "Обмен" селектирующий сигнал всегда имеет действующее значение, поскольку вход 8 мультиплексора 23 соединен с общей точкой устройства. Мультиплексор 24 коммутирует десять разрядов адреса, при этом в режиме "Работа" к адресному входу первого блока 6 памяти подключаются десять разрядов магистрали адреса ОБ 1 (МА 9—

MA О), а в режиме "Обмен" — десять разрядов магистрали адреса первого

БПДП 5 (КМА 9 — IQIA О). Магистраль управления ОБ 1 содержит две лини для передачи сигналов: "Запись в запоминакицее устройство" (ЗПЗУ) и

"Чтение из запоминающего устройства" (ЧТЗУ). Магистраль управления первого БПДП 5 также содержит две

1297069 шины для передачи аналогичных сиг- щего адреса передаваемого массива налов: КЗПЗУ и КЧТЗУ. Мультиплексор данных, на магистрали управления пер25 осуществляет коммутацию сигналов вого БПДП 5 сигналы имеют недействузаписи в запоминающее устройство, ющие (единичные) значения, поскольку т.е. ЗПЗУ и КЗПЗУ, а мультиплексор 5 элемент И 35 заблокирован выходным

26 — сигналов чтения из запоминающе- нулевым сигналом триггера 31. В го устройства (ЧТЗУ и КЧТЗУ). Муль- режиме "Обмен" (момент времени Т типлексор 18 данных состоит из па- на диаграмме О/Р, фиг, 5) сигнал раллельно соединенных шинных форми- О/P становится равным единице, порователей 27 и 28. В зависимости от tP этому по срезу первого после момензначения сигнала О/P активизирован та времени Т, тактового импульса только один из них, Так, при 0/Р=О (ТИ) триггер 31 устанавливается в (режим "Работа" ) активизирован шин- единичное состояние (момент времени ный формирователь 27 и первый блок Т, на диаграмме а, фиг. 5). При этом

6 памяти связан с магистралью дан- 15 элемент И 35 разблокируется и тактоных ОБ 1 (МД 7 — МД 0). При О/P=l вые импульсы, которые поступают на (режим "Обмен" ) активизирован шин— вход тактовых импульсов первого ный формирователь 28 и первый блок БПДП 5 от генератора 13 тактовых

6 памяти соединен с магистралью импульсов, через элемент И-HF. 36 по-данных первого внешнего устройства 2р ступают на вход вычитания счетчика (КМД 7 — КМД О). Исключение одновре- 33, а через элементы И-НЕ 37 и 38— менной активизации шинных формирова- на магистраль управления первого телей 27 и 28 достигается использо- БПДП 5. На магистрали адреса первованием элемента НЕ 29. Направление ro БПДП 5 (шины KNA 9 — 1ЖА О) при передачи данных через шинные форми- 25 этом формируется текущий адрес перерователи 27 и 28 определяется зна— дачи данных, а после его полной усчением сигнала на выходе мультиплек- тановки на шине КЗПЗУ или на шине сора 26. Если этот сигнал имеет нуле- КЧТЗУ появляется импульс записи или вое значение, то шинные формировате- чтения первого блока 6 памяти. ли 27 и 28 (активизированный из них) 30 Появление импульсов на шине КЗПЗУ передают информацию из первого бло- или на шине КЧТЗУ зависит от значека 6 памяти в соответствующую магист- ния старшего разряда кода, хранящераль данных (МД или КМД). В против- гося в регистре узла 30 приемников, ном случае шинные формирователи 27 и так единичное значение этого разряда

28 передают информацию из соответ35 программирует первый БПДП 5 на заствующей магистрали данных в первый пись информации в первый блок 6 паблок 6 памяти. Исходное состояние мяти, а нулевое — на чтение. Процесс первого БПДП 5 (фиг. 4),возникает обмена длится до тех пор, пока сопри О/Р=О, когда устройство находит- держимое счетчика 33 не станет рався в режиме "Работа", Нулевой сиг- 10 ным нулю. При этом сигнал на выхонал О/P сбрасывает триггер 31, ус-,це дешифратора 34 переходит в ноль танавливает триггер 32 и переводит (момент времени Т на диаграмме Ь, счетчик 33 в режим приема информа- фиг. 5) и блокирует элемент И-НЕ 36, ции с асинхронных установочных вхо- не позволяя тактовым импульсам иэмедов, На эти входы подается содержи- 5 нить состояние счетчика 33. Следумое десяти младших разрядов узла 30 ющий после этого тактовый импульс приемников, представляющее собой производит запись-считывание в нулекод числа передаваемых байтов ин- вую ячейку памяти первого блока 6 формации (равное четырем на ди- памяти и по его срезу:сбрасывается аграммах фиг. 5). Код числа переда- триггер 32 (момент времени т va з ваемых байтов информации заносится диаграмме с, фиг. 5). Элемент И 35 в узел 30 приемников в начале рабо- при этом заблокируется, что переве.ты устройства с помощью общей шины дет сигналы на магистрали управления

2. Таким образом, сигнал на выходе первого БПДП 5 в недействующие знасинхронизации первого BIIIIII 5 (его чения, а на выходе синхронизации можно назвать сигналом "Конец обме" первого БПДП 5 появляется сигнал на" (КО) имеет недействующее (нуле- КО=1, что свидетельствует о конце все) значение, на магистрали адреса обмена в первом БПДП 5, С учетом первого БПДП 5 находится код стар- изложенного принцип действия устройства можно конкретизировать следующим образом. Системный сигнал "Сброс" поступающий на установочный вход

16 устройства, сбрасывает триггер

12 (при этом первый и второй блоки

6 и 7 памяти подключаются к общей нине 2), а также инициализирует работу ОБ 1 в соответствии с алгоритмом работы устройства, приведенном на фиг. 6. При этом ОБ 1 запрещает (O прерывания в устройстве (блок 1)

L для того, чтобы произвести программирование, например, первого

БПДП 5 на ввод данных в первый блок

6 памяти (сигналов с датчиков сос- !5 тояния управляющих воздействий).

Программирование первого и второго

БПДП 5 и 9 осуществляется в блоке

2. После программирования первого и второго БПДП 5 и 9 прерывания раз- 2р решаются (блок 3), а также номеру i текущей итерации решения основной задачи (управление динамическим объектом) присваивается нулевое значение, после чего происходит переход 25 на решение фоновой задачи (блок 4).

Если на первый вход прерывания ОБ

1 при этом поступит через вход 17 синхронизации запрос на прерывание, т.е. сигнал ПР 2 станет равным еди- 30 нице,(блок 5),то ОБ 1 через дешифратор 11 адреса устанавливает триггер

12 в единичное состояние и устройство переходит в режим "Обмен". В течение этого режима решение фновой задачи продолжается (блок 6), но в первый блок 6 памяти с помощью первого БПДП 5 загружаются данные о текущем состоянии управляемого объекта (блок 7), а из второго блока 7 ца- 40 мяти с помощью второго БПДП 9 считываются управляющие воздействия (на исполнительные устройства), которые выработаны устройством в результате решения основной задачи на 45 предыдущей итерации ее расчета (блок

8), Запрос на прерывание ПР 2 формируется внешними устройствами, например аналого-цифровыми преобразователями, когда все они закончили преобразование и на их выходах имеются действительные данные. Режим

"Обмен" заканчивается, когда на выходах синхронизации и первого БПДП

5 и второго Б?ЩП 9 появятся действующие (единичные) сигналы конца обмена (КО=1). При этом на выходе элемента И 14 появляется сигнал единич|ного значения, который сбрасывает

1297069 8 триггер 12, что подключает первый и второй блоки 6 и 7 памяти к общей шине 2, а по второму входу прерывания ОБ 1 осведомляет об этом OF 1 (блок 9, в котором выполнение условия ПР 1=1 означает наличие запроса на прерывание на втором входе прерывания ОБ 1). После этого ОБ 1 переходит к решению текущей итерации основной задачи (блок 10). После конца расчета этой итерации (блок ll в котором выполнение условия ИТ=1 соответствует концу расчета текущей итерации решение основной задачи),счетчик числа итерации увеличивается на единицу (блок 12) и после проверки признака конца работы устройства (блок 13, в котором выполнение условия ПРК=1 соответствует концу работы устройства) управление передается ! либо на "Конец", либо на блок 4 и тогда описанный алгоритм функционирования устройства повторяется. Признак конца работы устройства можно сформировать многими способами, например при достижении счетчиком числа итераций определенного значения. формула изобретения

1. Устройство для сопряжения внешних устройств с общей памятью, содержащее операционный блок, первый блок прямого доступа к памяти, первый коммутатор, причем группа информационных выходов первого блока прямого доступа к памяти соединена с первой группой информационных входоввыходов первого коммутатора и образует первую группу информационных входов-выходов устройства для подключения к группе информационных входоввыходов первого периферийного устройства, вторая группа информационных входов-выходов первого коммутатора образует вторую группу информационных входов-выходов устройства для подключения к группе информационных входов-выходов первого блока общей памяти, вход сброса и синхровход операционного блока являются я установочными входом и синхровходом устройства для подключения к установочным выходам и синхровыходам периферийных устройств соответственно, при этом группа информационных выходов операционного блока соединена с группой информационных входов первого блока прямого доступа к памяти и с третьей группой информационных входов-выходов первого коммута1297069

10 тора, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, в него введены второй блок прямого доступа к памяти, второй коммутатор, триггер,, дешифратор адреса, генератор тактовых импульсов, элемент И, причем группа информационных выходов второго блока прямого доступа к памяти соединена с первой группой информационных вхо- 10 дов-выходов второго коммутатора и образует третью группу информационных входов-вьгходов устройства для подключения к группе информационных входов-выходов второго периферийного 15 устройства, вторая группа информационных входов-выходов второго коммутатора образует четвертую группу информационных входов-выходов устройст" ва для подключения к группе инфор- Zp мационных входов-выходов второго блока обшей памяти, при этом группа информационных выходов операционного блока соединена с группой информационных входов второго блока прямо- 25 го доступа к памяти, с третьей группой информационных входов-выходов второго коммутатора и с группой информационных входов дешифратора адреса, выход которого. соединен с 3р единичными входом триггера, выход которого соединен с управляющими входами первого и второго коммутаторов, с входами режима работы первого и второго блоков прямого доступа к памяти, выходы конца обмена которых соединены с первым и вторым входами элемента И соответственно,вьгход которого соединен с первым нулевым входом триггера и входами пре- 4р рывания операционного блока, второй нулевой вход триггера соединен с установочным входом устройства, выход генератора тактовых импульсов соединен с тактовыми входами первого и 45 второго блоков прямого доступа к памяти.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок прямого доступа к памяти содержит узел приемников, счетчик, два триггера, дешифратор, элемент И, три элемента

И-НЕ, элемент НЕ, причем группа информационных входов узла приемников образует группу информационных входов блока прямого доступа к памяти, синхровход первого триггера соединен с первым входом элемента И и является тактовым входом блока прямого доступа к памяти, нулевой вход первого триггера соединен с единичным входом второго триггера, с синхровходом счетчика и является входом режима работы блока прямого доступа к памяти, группа выходов счетчика, выходы первого и второго элементов

И-НЕ образуют группу информационных выходов блока прямого доступа к памяти, нулевой выход второго триггера является выходом конца обмена блока прямого доступа к памяти, при этом в блоке прямого доступа к памяти группа информационных выходов узла приемников соединена с группой информационных входов счетчика, группа выходов которого соединена с группой входов дешифратора, выход которого соединен с первым входом третьего элемента И-НЕ и с информационными входом второго триггера, единичный выход которого соединен с вторым входом элемента И, выход которого соединен с синхровходом второго триггера„ с вторым входом третьего элемента И"HE, с первым входом второго элемента И-НЕ, с первым входом первого элемента И-НЕ, второй вход которого соединен с выходом элемента НЕ, вход которого соединен с вторым входом второго элемента И-HF. и с информационным выходом узла приемников счетный вход счетчика соединен с выходом третьего элемента И-НЕ, третий вход элемента И соединен с выходом первого триггера, информационный вход которого соединен с ниной единичного потенциала устройства.

1297069

Р6 КИЯ Nba

Ю инрориа иаму дыло

ЬЛЯП б фиа2

Фиг 3

КО

1297069 т, т, Ts

KNA9 вмо

1297069

Составитель С.Пестмал

Редактор Т.Парфенова Техред Л:Сердюкова Коррек тор С. Черни

I Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 783/53

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4