Многоканальное устройство приоритета

 

Изобретение относится к вычислительной технике и может использовать ; Lh: ся в системах прерывания ЭВМ. Цель изобретения - сокращение оборудования . Устройство содержит последовательно соединенные каналы 1, каждый из которых состоит из регистра 2 запросов , блока 3 памяти и, кроме последнего канала, двух коммутаторов 4 и 5 и схемы 6 сравнения. Входы регистров являются бходами запросов, а выходы первого канала - выходами устройств . Уменьшение аппаратных затрат , ведет к повышению однородности структуры устройства, более простому наращиванию числа запросных входов . 3 ил. 8 .9 (Л с Фиг.7

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (И) (51)4 С 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (Zl) 3980760/24-24 (22) 08.t0.85 (46).23.03.87. Бюл. У 11 (7t) Дагестанский политехнический институт (72) И.А. Айдемиров (53) 681. 325 (088. 8) (56) Авторское свидетельство СССР

Ф 894710, кл. G 06 F 9/46, 1980.

Авторское свидетельство СССР

Н 1111184, кл. C 06 F 9/46, 1983. (54) ИНОГОКАБАЛЬНОЕ УСТРОЙСТВО ПРИОРИТЕТА (57) Изобретение относится к вычислительной технике и может использоваться в системах прерывания ЭВМ Цель изобретения — сокращение оборудования. Устройство содержит последовательно соединенные каналы 1, каждый из которых состоит из регистра 2 запросов, блока 3 памяти и, кроме последнего канала, двух коммутаторов

4 и 5 и схемы 6 сравнения. Входы регистров являются входами запросов, а выходы первого канала — выходами устройства. Уменьшение аппаратных затрат. ведет к повышению однородности структуры устройства, более простому наращиванию числа запросных входов. 3 ил.

1298748

На фиг. 3 показана реализация блока 3 памяти на адресном запоминающем устройстве. Здесь выходы регистИзобретение относится к вычислительной технике, в частности к уст— ройствам приоритетного обслуживания запросов.

Цель изобретения — сокращение оборудования.

На фиг.1 приведена структура устуойства; на фиг.2 — информация в одном из блоков памяти при использовании в качестве таких блоков ассоци- 10 ативных запоминающих устройств; на фиг.3 — то же, при использовании адресных запоминающих устройств.

Устройство (фиг. 1) содержит последовательно соединенные каналы 1, каж- 15 дый из которых включает регистр 2 запросов, блок 3 памяти, коммутаторы 4 и 5 и схему сравнения 6, входы

7 запросов и выходы 8 и 9 устройства.

Последний канал 1 (нижний по схеме) не содержит коммутаторов и схемы сравнения.

Устройство работает следующим образом, Перед началом работы в блоки 3 памяти записываются номера соответствующих запросов и их приоритеты.

На фиг.2 показан один из регистров

2 запросов, входам 7 которого присвоены номера К, М и Р и приоритеты

П,, Пм и Пр соответственно. В качестве блока 3 памяти использовано ассоциативное запоминающее устройство, например, программируемая логическая матрица (при отсутствии необходимости смены информации в блоках памяти). Если в разряд М регистра 2 поступает запрос (т.е. этот разряд устанавливается в единицу), то независимо от других разрядов регистра 2 из блока 3 памяти будет считана верхняя (на фиг.2) ячейка, содержащая номер M и приоритет Пм данного запроса, (знак Х на фиг.2 означает максирование). Значение Р и П 45

P будут считаны иэ блока 3 памяти лишь тогда, если в момент прихода запроса на вход Р в разряде M регистра 2 будет записан ноль, а значение К и

П вЂ” если нули будут в разрядах М и Р регистра 2,,т.е. при любой комбинации запросов в регистре 2 из блока 3 памяти будет считан номер и код приоритета наиболее приоритетного запроса. 55 ра 2 подключаются к адресным входам блока 3 памяти. Значения М и П наим более приоритетного запроса записываются в те ячейки памяти, двоичный код адреса которых содержит единицу в разряде М, независимо от значений других разрядов адреса, а значения

К и П запроса с низшим приоритетом записываются в те ячейки блока 3, двоичный код адреса которых содержит единицу в разряде К и нули в остальных разрядах.

В обоих случаях (и на фиг.2, и на фиг.3) считается, что более приоритетный запрос имеет большее значение кода приоритета. Нулевой код приоритета означает отсутствие запросов.

С приходом на регистры 2 (фиг.1) запросов, устанавливающих соответствующие разряды этих регистров в единицу, иэ блоков 3 памяти считываются номера и коды приоритетов наиболее приоритетных (для каждого из блоков) запросов. Коды приоритетов запросов с вторых выходов бло— ков 3 памяти поступают на первые входы схем сравнения, на вторые входы которых поступают коды приоритетов из соседних (нижних на фиг.1) каналов 1. Каждая схема сравнения формирует на своем выходе сигнал, поступающий на управляющие входы коммутаторов 4 и 5 и разрешающий передачу через них наибольшего из сравниваемых кодов приоритетов. Таким образом, на выходы 8 и 9 устройства, спустя время переходных процессов, в цепочке последовательно включенных коммутаторов и схем сравнения, поступают коды номера и приоритета наиболее приоритетного запроса, поступившего в один иэ регистров 2 .с входов 7. формула изобретения

Многоканальное, устройство приоритета; содержащее N каналов (N-число запросных входов устройства), i-й канал (i=1 Ч) содержит регистр запросов, à j-й канал (j=1, (N-1) содержит схему сравнения, причем i-й запросный вход устройства соединен с информационным входом регистра запросов i ãî канала, о т л и ч а ю щ е е с я тем, что, с целью сокращения оборудования, i-й канал содержит блок памяти, а j-й канал — два коммутато1298

Ассоц. Инсрормцц часть часть

Адрес инцюрмация

Фиг.2

КМР

7 щцг. 3

Составитель М. Сорочан

Техред М. Ходанич Корректор С. Шекмар

Редактор Е. Папп

Заказ 890/51 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ра, выход регистра запросов i-ro канала соединен с входом блока памя= ти i-го канала, выход "Большев схемы сравнения i — го канала соединен с управляющими входами первого и второго коммутаторов i-го канала, первая группа выходов блока памяти j --го канала соединена с первой группой информационных входов первого коммутатора j-го канала, вторая группа вы- 10 ходов блока памяти j-ro канала соединена с первой группой информационных входов второго коммутатора j-ro канала и первой группой входов схемы сравнения j-ro канала, первая груп- 15 па выходов блока памяти N-ro канала соединена с второй группой инфор- мационных входов первого коммутатора (Я-1)-ro канала, вторая группа

748 4 выходов блока памяти N-го канала соединена с второй группой входов .схемы сравнения (N-1)-го канала и с второй группой информационных входов второго коммутатора (N-1) — го канала, выходы первого коммутатора

К-го канала (К=2, N) соединены с второй группой информационных входов первого коммутатора (К-1)-ro канала, а выходы первого коммутатора первого канала являются первой группой выходов устройства, выходы второго коммутатора К-ro канала соединены с второй группой информационных входов второго коммутатора (К-1)-ro канала и с второй группой входов схемы сравнения (К-1) — го канала, выходы второго коммутатора первого канала являются второй группой выходов устройства.