Устройство для оптимизации распределения ресурсов с насыщаемыми потребностями

 

Изобретение относится к вычислительной технике и может быть применено в автоматизированных системах управления (АСУ) при решении задач обработки информации, связанных 7 4 Выход IS5 СО СХ) vj 05 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

Al д<» (ш (gg) 4 G 06 F 15/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

) bNOd

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3980773/24-24 (22) 23, 10.85 (46) 23.03.87. Вюл. Ф 11 (72) Е.А.Самсонов и Б.А.Соловьев (53) 681.333(088.8) (56) Авторское свидетельство СССР

Ф 873805, кл. G 06 F 15/20, 1980.

Авторское свидетельство СССР

У 942031, кл. G 06 F 15/20, 1982. (54) УСТРОЙСТВО ДЛЯ ОПТИМИЗАЦИИ РАС - ПРЕДЕЛЕНИЯ РЕСУРСОВ С НАСЫЦАЕИЫИИ

ПОТРЕБНОСТЯМИ (57) Изобретение относится к вычислительной технике и может быть применено в автоматизированных системах управления (АСУ) при решении задач обработки информации, связанных

1298763

q х, max

1х,. } c распределением ограниченных ресурсов. Целью изобретения является повышение быстродействия, упрощение процедуры поиска решения и расширение функциональных возможностей устройства за счет решения задач линейного программирования. Поставленная цель достигается тем, что в устройство для оптимизации распределения ресурса. с насыщаемыми потребностями, содержащее два счетчика 9 и 18, три системы сравнения 8, 15, 16, блок 35 триггеров, четыре блока элементов

И 5, 6, 7, 12, регистр 4, четыре бло!

Изобретение относится к вычислительной технике и может быть примен но в автоматизированных системах управления (АСУ) при решении задач обработки информации, связанных с распределением ограниченных ресурсов.

Цель изобретения — повышение быстродействия,упрощение процедуры поиска решения и расширение функциональных возможностей устройства за счет решения задач линейного программирования.

При этом устройство обеспечивает решение задачи линейного программирования вида при ограничениях 0 .< х. < М,.

7 1

Фтъ А. I t

В основу изобретения положен простой конечный итеративный алгоритм, позволяющий испольэовать особенности задачи, выражающиеся в простой структуре системы ограничений. В этом случае сущность решения задачи сводится к следующему:

К

1. Формирование множества: I (1, 2,...,m), k = 1.

2. Поиск: jFI i j = arg max(p;}.

3. Задание: Х, = min {А, М, "

4. Пересчет: А = max 0, А — Х.),, I "=I " k-k+1 ка памяти 3, 31, 38 и 39, вычитатель

23, вв еде ны еще me сть ре гис тров 30, 33, 40, 42, 44 и 45, четыре дешифратора 26, 34, 36, 37, пять элементов задержки 11, 19, 24, 27 и 46, десять блоков элементов И 13, 14, 17, 20, 21 » 28, 32, 41 и 43, три элемента ИЛИ 2, 10, 25, блок эЛементов ИЛИ

29, вход 1 и выход 47 устройства. В основу изобретения положен простой конечный итеративный алгоритм, позволяющий использовать особенности задачи, выражающиеся в простой структуре системы ограничений. 1 ил, 2

5. Анализ:А = OvI =Ф завершение процесса, в противном случае— повторение пунктов 2 — 5;

На чертеже приведена функциональ5 ная схема устройства для оптимизации распределения ресурсов с насыщаемыми потребностями.

Устройство содержит управляющий вход 1 устройства, первый элемент !

0 ИЛИ 2, первый блок 3 памяти, первый регистр 4, первый блок 5, второй блок .6 и третий блок 7 элементов И, первую схему 8 сравнения, первый счетчик 9, второй элемент ИЛИ 10, первый элемент 11 задержки, четвертый блок 12,пятый блок 13 и шестой блок

14 элементов И, вторую схему 15 сравнения, третью схему 16 сравнения, седьмой блок t7 элементов И, второй

20 счетчик 18, второй элемент 19 задержки, восьмой блок 20 элементов И, девятый блок 21 элементов И, десятый блок 22 элементов И, вычитатель 23, третий элемент 24 задержки, третий

24 элемент ИЛИ 25, первый дешифратор 26, четвертый элемент 27 задержки, одиннадцатый блок 28 элементов И, блок 29 элементов ИЛИ, второй регистр

30, второй блок 31 памяти, двенадца+ тый блок 32 элементов И, третий регистр 33, второй дешифратор 34,блок

35 триггеров,, третий дешифратор 36, четвертый дешифратор 37,. третий блок

38 памяти, четвертый блок 39 памяти, 35 четвертый регистр 40, тринадцатый блок 41 элементов И, пятый регистр

42, четырнадцатый блок 43 элементов

3 12987

И, шестой регистр 44, седьмой регистр

45, пятый элемент 46 задержки, информационный выход 47 устройства.

Устройство содержит управляющий вход 1 устройства, служащий для приема управляющего импульсного сигнала. Вход 1 соединен с первым входом первого элемент ИЛИ 2, который является типовым элементом ИЛИ импульсной техники на пять входов. Вход 1 также соединен с входом первого блока 3 памяти, который является стандартным блоком, служит для хранения исходного числа А и имеет ддин кодовый выход, который подключен к первому информационному входу первого регистра 4. По входу считывания и записи блока 3 памятй поступает запросный сигнал на считывание чис- 20 ла А. Регистр 4 служит для хранения текущего значения числа А и имеет два информационньгх кодовых входа и один выход. его разрядность соответствует разрядности блока 3 памяти. 25

Второй вход первого элемента ИЛИ 2 подключен к первым входам первого

5, второго 6 и третьего 7 блоков элементов И. Они представляют собой линейки типовых элементов И и служат З0 для синхронизации моментов прохождения соответствующих кодов. Эти блоки элементов И имеют по два входа, из которых первый предназначен для импульса синхронизации, а второй — для приема соответствующего кода числа, и один кодовый выход. Кроме того, второй вход первого элемента ИЛИ 2 подключен к первому выходу первой схемы 8 сравнения, которая имеет два. щ входа для кодов чисел А и M . .соответственно и два выхода: на первом появляегся импульсный сигнал в случае выполнения неравенства М < А, а на втоРом — в пРотивном случае. Пер- 45 вый выход первой схемы 8 сравнения соединен с входом первого счетчика

9, который служит для подсчета числа итераций "k", построен по типовой схеме, имеет OgHH Bxog B opHH Kopo вый выход. В свою очередь, вход счетчика 9 соединен с первым входом второго элемента ИЛИ 10, который имеет два импульсных входа и один импульсный выход и построен по типовой схе- 5 ме. Третий вход первого элемента ИЛИ

2 соединен с выходом первого элемента 11 задержки, который также является типовым элементом и служит для за63

g c3 ьА ег cx ep 1 — время выборки числа из блока памяти; — время записи числа на регистр; — время срабатывания схемы сравнения. где t„.

Выход второго элемента задержки соединен с первым входом восьмого блока 20 элементов И, который представляет собой линейку типовых элементов И на три входа, из них первый вход служит для приема импульса синхронизации, а второй и третий входыдержки импульса, поступающего на его вход на время срабатывания блока элементов И. Вход элемента 11 задержки соединен с первыми входами четвертого

12, пятого 13 и шестого 14 блоков элементов И, назначение и конструкция которых соответствует блокам 5 — 7 элементов И, а эти входы, в свою очередь, подключены к первому выходу второй схемы 15 сравнения, которая имеет два кодовых входа для приема чисел Р, и Р; и два входа: на первом появляется импульсный сигнал в случае выполнения неравенства Я„- P.

1 а на втором — в противном случае.

Второй вьгход схемы 15 соединен с четвертым входом первого элемента ИЛИ 2, пятый вход которого соединен с первым выходом третьей схемы 16 сравнения. Последняя имеет один вход для приема кода одного двоичного разряда и два импульсных выхода. Схема 16 служит для сравнения поступившего входного кода с нулем. В случае равенства импульсный сигнал появляется на первом выходе, в случае неравенства— на втором выходе. Выход первого элемента ИЛИ 2 соединен с первым входом седьмого блока 17 элементов И, назначение и конструкция которого соответствует блоку 5 элементов И, и счетным входом второго счетчика 18, который служит для подсчета импульсов, а содержимое которого соответствует индексу "i". Этот счетчик построен по типовой схеме, его второй вход служит для установки в нулевое состояние, а счетный вход соединен с входом второго элемента 19 задержки, конструкция и назначение которого соответствует элементу 11, а время задержки определяется выражением для приема кодов, число элементов И в этом блоке 20 соответствует максимальному значению индекса (i = m). .Выход блока 20 элементов И соединен с входом третьей схемы 16 сравнения.

Выход первого регистра 4 соединен с вторыми входами первого блока 5, девятого блока 21 и десятого блока

22 элементов И. Конструкция и назначение двух последних соответствует Ю блоку 5 элементов И. Второй вход регистра 4 соединен с выходом вычитателя 23, на первый вход которого,соединенный с выходом блока 5 элементов И, поступает текущее значение 15 кода числа А, а на второй, соединенныч с выходом блока 6 элементов И, значение кода числа И;. Значение разности этих кодов с выхода вычитателя вновь поступает на регистр 4. Вычита- 20 ель построен по типовой схеме.

Второй выход первой схемы 8 сравнения соединен с первым входом десятого блока 22 элементов И и входом третьего элемента 24 задержки, назначение и конструкция которого соответствует элементу 11, а время задержки равно сумме задержек на блоке И, эле« З0 менте ИЛИ и при записи числа на регистр. Выход третьего элемента задержки соединен с вторым входом второго элемента ИЛИ 10 и первым входом третьего элемента ИЛИ 25, конструкция и назначение которого аналогична элементу ИЛИ 10. Второй вход третьего элемента ИЛИ 25 соединен с выходом первого дешифратора 26, который имеет один вход, соединенный с выходом,@ первого счетчика 9. По этому входу на дешифратор поступает значение кода индекса "k" со счетчика. При к=ш на выходе первого дешифратора появляется импульсный сигнал. Цешифратор построен по типовой схеме.

Первый вход первой схемы 8 сравнения соединен с выходом девятого блока 21 элементов И, первый вход которого соединен с выходом четвертого элемента 27 задержки, назначение и конструкция которого аналогичны элементу 11, а время задержки определяется выражением

+ tâ„+ 2 t„ где t " время задержки импульса на элементе И.

5 1298763 6

Выход четвертого элемента.27 задержки соединен с входом установки в ноль второго счетчика 18 и первым входом одиннадцатого блока 28 элементов И, назначение и конструкция которого аналогична блоку 5 элементов И. Выход блока 28 соединен с вторым входом первой. схемы 8 сравнения и первым входом блока 29 элементов ИЛИ, который состоит иэ линейки типовых элементов ИЛИ на два входа и служит для передачи либо числа с блока 28 элементов И, либо числа с блока 22 элементов И на вход второго регистра 30, с которым он соединен своим выходом и который построен по типовой схеме и служит для хранения текущего значения кода Х .. Выход второго регистра соединен с первым входом второго блока 31 памяти, который является типовым одноадресным блоком памяти, на первый его вход поступает код числа, а на второй " код адреса с выхода двенадцатого блока 32 элементов И, с которым он соединен. При поступлении кода адреса число переписывается из. регистра 30 в блок 31. Таким образом, в блоке 31 накапливаются значения элементов выходного вектора 1 Х,j . Блок 32 элементов И по назначению и конструкции аналогичен блоку 5. Первый вход блока 32 соединен с выходом второго элемента ИЛИ 10, а второй — с выходом третьего регистра 33, который построен аналогично регистру 30 и служит для хранения кода текущего значения индекса j-м разряде выходной кодовой шины, которьпл, пройдя через блок 7 элементов И, поступает на блок

35 триггеров, представляющий собой набор из ш триггеров, соединенных поразрядно с кодовым выходом блока 7 элементов И, чтобы перевернуть j-й триггер в единичное состояние. Выход блока 35 триггеров, представляющий собой кодовую шину, состоящую иэ выходов отдельных триггерных разрядов блока, соединен с вторым входом восьмого блока 20 элементов И. Третий вход последнего соединен с выходом третьего дешифратора 36, который служит для формирования сигнала в д-м разряде выходной кодовой шины, кото55 рый открывает i-й элемент И в блоке

20. На вход дешифратора 36 поступает код числа i со счетчика 18. Вход дешифратора также соединен с вторым входом пятого блока 13 элементов И, 12987

3< д или и п выход которого соединен с входом третьего регистра 33, а также с входом четвертого дешиАратора 37, назначение и конструкция которого аналогичны дешиАратору 26, Выход дешифратора 37 соединен с входом четвертого элемента 27 задержки, а вход — с выходом второго счетчика 18, вторым входом седьмого блока 17 элементов И, выход которого соединен с входами третьего 10

38 и четвертого 39 блоков памяти, которые являются типовыми одноадресными блоками памяти, построены аналогично и служат для хранения векторов И.j u j p.) соответственно.

Обозначенные на схеме входы блоков являются адресными и при поступлении на них кодов с блока 17 коды i-x элементов соответствующих векторов появляются на выходах блоков. 20

Выход блока 39 памяти соединен с четвертым регистром 40, который построен по типовой схеме и служит для хранения кода i-ro элемента вектора

Выход регистра 40 соединен с

25 вторыми входами четвертого блока 12 и тринадцатого блока 41 элементов И, назначение и конструкция которых аналогичны. Выход четвертого блока 12 элементов И соединен с входом пятого регистра 42, который построен по типовой схеме и служит для хранения кода текущего значения Р; . Выход регистра 42 соединен с вторым входом четырнадцатого блока 43 элементов И, который имеет построение и назначение аналогичное блоку 41. Выход блока 43 соединен с первым входом второй схемы 15 сравнения, а первый вход — с вторым выходом третьей схемы 16 сравнения и первым входом тринадцатого блока 41 элементов И, выход которого соединен с вторым входом второй схемы 15 сравнения.

Выход третьего блока 38 памяти соединен с входом шестого регистра 44, который построен по типовой схеме и служит для хранения кода i-го элемента вектора jN;). Выход РегистРа 50

44 соединен с вторым входом шестого блока 14 элементов И, выход которого соединен с входом седьмого регистра

45, который построен по типовой схеме и служит для хранения кода текуще- 55 го значения М;. Выход регистра 45 соединен с вторыми входами второго блока 6 и одиннадцатого блока 28 элементов И.

63 8

Выход третьего элемента ИЛИ 25 со. единен с входом -пятого элемента 46 задержки, который имеет построение и конструкцию аналогичные элементу

11 задержки, а время задержки определяетс» выражением где „„ — время запаздывания на эле- менте ИЛИ.

Выход элемента 46 задержки является выходом 47 устройства.

Устройство работает следующим образом.

В исходном состоянии в первом 3, третьем 38, четвертом 39 блоках памяти записаны число А, массив { И,1 и массив { p.j соответственно. Все регистры и счетчики, а также второй блок 31 памяти обнулены, все триггеры блока триггеров — в нулевом состоянии. По команде Пуск, поступающей на вход 1 устройства, управляющий импульс поступает на вход первого блока 3 памяти и вызывает считывание числа А на первый регистр 4, а также через первый элемент ИЛИ 2 поступает на первый вход второго счетчика 18, увеличивая его содержимое на едини- цу, на вход второго элемента 19 задержки и на первый вход седьмого блока 17 элементов И, обеспечивая прохождение запроса на считывание информации по адресу д с выхода второго счетчика 18 на входы третьего 38 и четвертого 39 блоков памяти; при этом на шестом и четвертом регистрах

44 и 40 запишутся соответственно число М; и число Я; . Все разряды третьего регистра 33 находятся в

"нулевом" положении, с третьего дешифратора 36 поступает управляющий потенциал Х на i-й элемент восьмого блока 20 элементов И, поэтому, когда управляющий импульс с выхода второго элемента 19 задержки открывает

i-й элемент И восьмого блока 20, "нулевое" значение i-го разряда поступает на вход третьей схемы 1б сравнения, которая в этом случае формирует управляющий импульс на втором выходе.

Этот импульс через тринадцатый блок

4i четырнадцатый блок 43 элементов

И обеспечивает прохождение чисел Я.

1 и Р с четвертого и пятого регистров

40 и 42 на первый и второй входы второй схемы 15 сравнения. Поскольку

9 129 вначале P = О, на первом выходе второй схемы 15 сравнения появляется управляющий импульс, который обеспечивает фиксацию содержимого второго счетчика 18 через пятый блок 13 элементов И на третий регистр 33, как текущее значение j,a также — чисел и М; через четвертый блок 12 и шестой блок 14 элементов И на пятый и седьмой регистры 42 и 45 как текущие значения р. и М„, Этот. же

1 импульс, задержанныи на первом элементе 11 задержки на время выполнения описанных операций фиксации, далее в через первый элемент ИЛИ

2 поступает на вход установки в ноль счетчика 18 и весь описанный цикл работы повторяется. При этом в случае, когда Р. > Я;, управляющий импульс появляется на втором выходе окемы 15 сравнения и сразу поступает на счетный вход счетчика 18 через первый элемент ИЛИ 2 для организации выборки очередных элементов массивов j P; j и (N; f из третьего и четвертого блоков 38 и 39 памяти.

Когда все элементы этих массивов проверены, содержимое второго счет-чика 1 8 становится равным m, на выходе четвертого дешифратора 37 появляется импульс, который, пройдя через четвертый элемент 27 задержки, служащий для задержки на время завершения ш-й операции выборки элемента.массива, поступает на второй сче гчик 18, устанавливая его в исходное состояние. При этом в пятом регистре 42 находится максимальный элемент

У; массива j У;, в третьем регистре 33 — соответствующий этому максиь1ульному элементу индекс j, а в седьмом регистре 45 — соответствующий этому индексу элемент N масJ сива fN; . Тот же импульс с выхода четвертого элемента 27 задержки поступает на первые входы девятого

21 и одиннадцатого 28 блоков элементов И, обеспечивая прохождение числа

А с первого регистра 4 на первый вход первой схемы 8 сравнения и прохождение числа N, на второй вход первой схемы 8 сравнения, а также на вход второго регистра 30 через блок 29 элементов ИЛИ.

В случае, если М . А, управляюп1ий импульс появляется на первом выходе первой схемы 8 сравнения. Он обеспечивает прохождение сигнала с

Но окончание работы устройства может наступить и раньше, при наступлении условия М = А, означающем, что весь имеющийся ресурс израсходовался.

При этом управляющий импульс появляется на втором выходе первой схемы 8 сравнения. Он обеспечивает прохождение числа А с первого регистра 4 через десятый блок 22 элементов И и блок 29 элементов ИЛИ на второй регистр 30, Кроме того, этот же импульс, задержанный на третьем элементе 24 задержки до завершения выполнения one8763 I0

j-й шины второго дешифратора 34 и через третий блок 7 элементов И на вход j-го триггера блока 35 триггеров, который переходит при этом в единичное состояние. Кроме того, управляющий импульс поступает на вход первого счетчика 9, добавляя к еrо содержимому единицу, и открывает первый блок 5, второй блок 6 элемен10 тов И, обеспечивая прохождение чисел

А и N> на входы вычитателя 23, который выполняет операцию (A — М ) и отсылает результат на первый регистр

4, а также управляющий импульс, прой15 дя через второй элемент ИЛИ 10, открывает двенадцатый блок 32 элементов И, обеспечивая прохождение запроса на запись с третьего регистра

33 во второй блок 31 памяти по адре20 су j по которому число Х; записывается с второго регистра 30 в j-й адрес второго блока 31 памяти. Помимо этого тот же управляющий импульс через первый элемент ИЛИ 2 поступает на входы второго счетчика 18, седьмого блока 17 элементов И, второго элемента 19 задержки, повторяя весь описанный этап работы устройства.

Этот этап циклически повторяется, по30 ка содержимое первого счетчика 9 не становится равным ш. Это означает, что все требования потребителей выполнены. При этом устройство заканчивает работу: на выходе первого де35 ши*ратора 26 появляется управляющий импульс, который через третий элемент

ИЛИ 25 и пятый элемент 46 задержки, необходимый для выполнения последней операции пересылки числа из второго

40 регистра 30 во второй блок 31 памяти,. поступает на информационный выход 47 устройства, сигнализируя о том, что на втором блоке 31 памяти записано оптимальное решение (Х. по-!

45 ставленной задачи.

8763 l2

Устройство для оптимизации распределения ресурсов с насыщаемыми потребностями, содержащее два счетчика, три схемы сравнения, блок триггеров, четыре блока элементов И,первый регистр,.четыре блока памяти и вычитатель, причем выход "Меньше или равно" первой схемы сравнения соединен с счетным входом первого счетчика и с первыми входами первого и второго блоков элементов И, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия и расширения класса решаемых задач за счет решения задач линейного программирования, в него введены второй, третий, четвертый, пятый и шестой регистры, четыре дешифратора, пять элементов задержки, десять блоков элементов И, три элемента ИЛИ, блок элементов ИЛИ, первый вход первого элемента ИЛИ и вход считывания первого блока памяти

,объединены и являются управлякяцим входом устройства, выход первого блока памяти подключен к первому информационному входу первого регистра, второй вход первого элемента ИЛИ объединен с первым входом третьего блока элементов И, с первым входом второго элемента ЙЛИ и подключен к выходу "Меньше или равно" первой схемы сравнения, третий вход первого элемента ИЛИ соединен с выходом первого элемента задержки, вход которого ббъ- 5 единен с первыми входами четвертого, пятого и шестого блоков элементов

И и подключен к выходу "Меньше" второй схемы сравнения, выход "Больше"

1! 129 рации записи числа А на второй регистр 30, проходит через второй элемент ИЛИ 10 и обеспечивает прохождение запроса на запись с третьего регистра 33 во второй блок 31 памяти по адресу j, по которому число Х .

J переписывается с второго регистра

30 в j é адрес второго блока 31 памяти, и, наконец, тот же самый импульс, прошедший через третий элемент ИЛИ 25 и задержанный на пятом элементе 46 задержки до момента завершения последней записи на второй блок 31 памяти, поступает на выход 47 устройства, сигнализируя о том, что во втором блоке 31 памяти записано оптимальное решение х f ""

Формула изобретения

30 которой подключен к четвертому входу первого элемента ИЛИ, пятый вход первого элемента ИЛИ подключен к выходу "Равно" третьей схемы сравнения, выход первого элемента ИЛИ соединен с первым входом седьмого блока элементов И, с счетным входом второго счетчика и с входом второго элемента задержки, выход которого подключен к первому входу восьмого блока элементов И, выход восьмого блока элементов И подключен к входу третьей схемы сравнения, выход первого регистра соединен с вторым входом первого блока элементов И.и с первьми входами девятого и десятого блоков элементов И, второй информационный вход первого регистра соединен с выходом вычитателя, первый вход которого соединен с выходом первого элемента И, а второй вход вычитателя соединен с выходом второго блока элементов И, выход "Больше" первой схемы сравнения соединен с вторым входом десятого блока элементов И и с входом третьего элемента. задержки, выход которого соединен с вторым входом второго элемента ИЛИ и с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом первого дешифратора, вход которого соединен с информационкым выходом первого счетчика, первый вход первой схемы сравнения подключен к выходу девятого блока элементов И, второй вход которого соединен с выходом четвертого элемента задержки, выход четвертого элемента задержки подключен к входу установки в ноль второго счетчика и к первому входу одиннадцатого блока элементов

И, выход которого соединен с вторым входом первой схемы сравнения и с первым входом блока элементов ИЛИ, второй вход которого соединен с выходом десятого блока элемента И, выход блока элементов ИЛИ подключен к входу второго регистра, выход которого соединен с информационным входом второго блока памяти, адресно вход которого соединен с выходом двенадцатого блока элементов И, первый вход которого соединен с выходом второго элемента ИЛИ, а второй вход двенадцатого блока элементов И соединен с выходом третьего регистра, выход третьего регистра подключен к входу второго дешифратора, выход которого подключен к второму входу третьего блока элементов И, выход которого подключен

Составитель Т. Сапунова

Техред Л. Сердюкова 1(орректор О, Луговая

Редактор Е.Папп

Заказ 891/52 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д,4/5.Производственно-полиграфическое предприятие, r.ужгород, Уя.ПР «ктн:»r,4

13 12987 к входу установки в единицу блока триггеров, прямой выход которого соединен с вторым входом восьмого блока элементов И, третий вход которого соединен с выходом третьего дешифратора,5 вход которого объединен с вторым входом пятого блока элементов И, с входом четвертого дешифратора и с вторым входом седьмого блока элементов И и подключен к информационному выходу 10 второго счетчика, выход пятого .блока элементов И соединен с входом третьего регистра, выход четвертого дешифратора подключен к входу четвертого элемента задержки, выход седьмого 15 блока элементов И соединен с адрес. ными входами третьего и четвертого блоков памяти, выход четвертого блока памяти через четвертый регистр подключен к второму входу четвертого 20

moxa элементов И и к первому входу тринадцатого блока элементов И, вто63 14

Рой вход тринадцатого блока элементов И объединен с первым входом четырнадцатого блока элементов И и подключен к выходу "неравно" третьей схемы сравнения, выход тринадцатого блока элементов И подключен к первому входу второй схемы сравнения,второй вход которой подключен к выходу четырнадцатого блока элементов И, второй вход которого подключен к выходу пятого регистра, вход которого подключен к выходу четвертого блока элементов И, выход третьего блока памяти через шестой регистр подключен к второму входу шестого блока элементов И, выход которого через седьмой регистр подключен к вторым входам второго и одиннадцатого блоков элементов И, выход третьего элемента ИЛИподключен к входу пятого элемента задержки, выход которого является информационным выходом устройства.