Устройство для вычисления элементарных функций

 

Изобретение относится к цифровой вычислительной технике и может быть использовано в составе универсальных или специализированных вычислительных , машин для нахождения значений прямых и обратных функций. Цель изобретения - расширение функциональ ных возможностей устройства за счет вычисления прямых и обратных функций. Цель достигается тем, что устройство содержит регистр 1, (т + 1) блоков 2 памяти, где m - число членов разло (Л с tsD CD ОО О5 Фиг-1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУ БЛИН (19) (11) (51)4 G 06 F

ОПИСАНИЕ ИЗОБРЕТЕНИЯ фиг

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

Т10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛВСТВУ (21) 3864952/24-24 (22) 11 03.85 (46) 23.03.87. Вюл. У 11 (71) ИнсТитут проблем моделирования в энергетике АН УССР (72) В.Н.Велецкий, M.Í.Êóëèê, В.С.Мазурчук, A.À.×åìåðèñ, А.А.Дородько и Д.Б.Отблеск (53) 681. 3 (088. 8) (56) Авторское свидетельство СССР

Ф 760092, кл. С 06 F 7/38, 1980.

Электронное моделирование. — Киев: Наукова думка, 1983, У 4, с,65, рис.5. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано в составе универсальных или специализированных вычислительных машин для нахождения значений прямых и обратных функций. Цель изобретения — расширение функциональных возможностей устройства за счет вычисления прямых и обратных функций.

Цель достигается тем, что устройство содержит регистр 1, (m + 1) блоков

2 памяти, где m — число членов разлопризнака готовности. Расширение фун-. кциональных возможностей достигается за счет возможностей организации двух режимов, в первом режиме при вычислении элементарной функции производится разложение функции в ряд Тейлора, а во втором при вычислении обратной функции — решение обратного уравнения методом приближений. 5 ил.

1298764 жения функций в ряд Тейлора, (2m — 1) умножителей 3, комбинационный сумматор 4, первый вычитатель 5, сдвигатель 6, второй вычитатель 7, блок

8 приоритетного формирования нулей, и элементов 9 задержки, где и — разрядность переменных, и схем 10 сравнения, два коммутатора 11 и 12, элемент ИЛИ 13, блок 14 формирования

1

Изобретение относится к цифровой вычислительной технике и может быть использовано в составе универсальных или специализированных вычислительных машин для нахождения значений прямых и обратных функций.

Цель изобретения — расширение фуно кциональных возможностей устройства за счет вычисления помимо прямых и обратных функций.

f0

На фиг. t представлена блок-схема устройства; на фиг.2 — блок-схема комбинационного сумматора для случая, когда число входов m = 8; на фиг.3 — блок-схема сдвигателя; на фиг.4 — схема одного разряда блока приоритетного формирования нулей; на фиг.5 — схема блока формирования признака готовности.

Устройство содержит регистр 1, m + 1 блоков 2 памяти, где m — - число членов разложения функций в ряд

Тейлора, умножители 3, — 3 „,, комбинационный сумматор 4, первый вычитатель 5, сдвигатель 6, второй вычитатель 7, блок 8 приоритетного формирования нулей, группу из и элементов 9 задержки, где n — разрядность переменных, схемы 10 сравнения группы, коммутаторы 11 и 12, элемент

ИЛИ 13, блок 14 формирования признака готовности, вход 15 аргумента прямой функции устройства, вход 16 аргумента обратной функции устройства, вход 17 нормировочного коэффициента 35 устройства, вход 18 запуска устройства, вход 19 задания режима устройства, выход 20 результата устройства, выход 21 признака окончания вычисления устройства.

Комбинационный сумматор содержит двухвходовые сумматоры 22.

Сдвигатель содержит дешифратор

23, элементы ИЛИ 24, схемы 2п (i+1)

ИЛИ 25i, где i = 1,...,n.

Блок приоритетного формирования нулей содержит одновибратор 26, элемент 27 задержки, элемент И 28.

Блок формирования признака готовности содержит первый одновибратор

29, элемент И 30, второй одновибратор 31, элемент ИЛИ 32, элемент НЕ 33. Регистр 1 предназначен для записи и хранения аргумента при нахождении значения прямой функции и записи, хранения значения обратной функции при ее нахождении. Блоки 2 памяти предназначены для хранения значений прямой функции и m ее производных. Каждый блок хранит 2 празрядных слоев (n, (и).

Элементы 9 задержки предназначены для задержки информации, поступающей с выхода блока приоритетного

Аормирования нулей, на вход коммутатора 12 на время переключания схем

10 сравнения.

Блок Я приоритетного формирования нулей предназначен для задержки в формированиях уровня логической единицы по сравнению с формированием уровня логического нуля.

Блок 14 формирования признака готовности предназначен для определени.". момента окончания нахождения значений прямой и обратной функций.

Предлагаемое устройство работает следующим образом.

Предположим, что необходимо вы— числять значение некоторой элементар12 !8764

f(x) -а=О

C4) (5) y=f(x)=f(x,+х)=f.(х)+ f0

15 где величина R Ц), называемая остаточным членом ряда Тейлора, равна а "а4) — x

Д х a 20

1 (с)= (m+ 1)!

9(x ) > Р (х ), ! х6(сх + х . (2) 1

Запишем значения функции f.(х ) и !

8 f(x ) 25 ее производных — — —,- - в блоки 2 д х памяти. На адресные входы блоков 2 памяти поступают значения n „ стар,ших разрядов аргумента х., а на со ответствующие входы умножителей

3 1, Зе,...,3,, 3 .„,+„. ° .,3,, значениями младших разрядов- аргумента х . На вход Л задается значение аргумента х, на вход 19 — значение логической единицы, а на вход 18— признак запуска устройства.

В результате в регистр 1 записывается значение аргумента х и осуществляется запуск одновибратора 29 блока 14 формирования признака готовности

После окончания переходных процессов в блоках 2 памяти, умножителях

3 и сумматоре 4, на выходе коммута- 45 тора 11 получаем значение функции

v = f (х) в соответствии с выражением: у f.(õ) = f.(õ ) +

50 где !О1;, <О11; — время переключеразряда отображения х = x-- (f (x)-а) от входа регистра 1 до выхода вычи55 татвля 7, т.е. Бремя, оторое затрачивается на переключение "1" в "0" и "0" в "1" в i-м разряде. (3) х = х — 8(f(х) — а).

3 ной функции у = f(x), где аргумент х и функция f(õ) представлены и двоичными разрядами. Обозначая х значение аргумента х, определенное на

его и старших разрядах, х — зна1 чение аргумента х, определенное на

его n младших разрядах, (n = n,+n, ) представим функцию у = f(х) в виде — - — х + R (g), (1) а f (x) а x

1 а г(х ) +Т вЂ” —.— - ° х.

i!. g " х

4=!

Значение обратной функции

x = f (а), О < а а 1 определяется в результате решения уравнения

Лля этого с помощью блоков 2 памяти, умножителей 3, сумматора 4, вычитателей 5 и 7 и сдвигателя 6 формируется отображение = х — p (f(x) — а), где а — задается на вход 16, х поступает с выхода регистра 1, 1 !=- 2, К = 0 1...

Умножение f (х) — à íà Р осуществляется с помощью сдвигателя 6, на информационный вход которого поступает значение f(õ) — а, а на управляющий — код сдвига, равный К. С помощью соответствующего выбора Р обеспечивается неравенство

По значению / определяется число

К и задается на вход 17, на вход 15 задается значение начального приближе% ния х < х", где х — решение уравнения (4). На вход 19 в первый момент времени задается значение "1", а на вход 18 — признак запуска, в результате этого в регистр 1 записывается значение х,. Далее на вход 19 задается уровень логического "О", что приводит к запуску одновибратора 31.

С течением времени на выходе вычитателя 7 начинают формироваться значения разрядов отображения х — !1 (f(õ)-а).

Они будут формироваться в различные моменты времени, и время формирования "1" какого-либо разряда будет в общем случае отличаться от времени формирования "О", что обуславливается различием времени задержки в цепях их формирования. В одновибраторах устройства приоритетного формирования нулей устанавливается длительность импульса не меньшая времени

t = шах (t„., ) — min (t, „. ), (6) у х — p(f (х) — а).

Во время переключения "1" в "0" на выходе схемы 10 сравнения элементы 9 препятствуют поступлению значения у с выхода блока 8 приоритетного о формирования нулей на первый вход регистра 1 через коммутатор . 12, мень шего по сравнению со значением, хранимым регистром 1. Единичный сигнал записи схема 10 сравнения формирует З0 в случае, когда значение на ее первом входе больше, чем на втором.

В силу изотонности отображения ф с течением времени в моменты Т1, Т2, ТН вЂ” 1,...,ТИ в регистр 1 будут 35 записываться последовательные прит1 т ° тм удовлетворяющие неравенствам х. =..х хт" хто — ч (г(х ) — а), 40

0 с х г с хт -p (f (x ) — а), 45 т{ - и тм т{н-i L т{м->) х ix =х cx - {1(.1- ), откуда х = f (а) .

Таким образом, через определенное время после пуска в регистре 1 сформируется значение обратной функции

-t х" = f. (а), поступающее на выход

20 устройства. Момент окончания формирования х определяется с помощью блока формирования признака готовности следующим образом.

S 12987

Каждый разряд блока приоритетного формирования нулей работает следующим образом.

При переключении "1" в "0" на .входе одновибратора 26 последний не запускается и "0" поступает на выход элемента И 28. При переключении "0" в "1" запускается одновибратор 26, формируя на своем выходе отрицательный импульс длительностью t. Задерж- 10 ка, реализуемая элементом 27, не меньше, чем время запуска одновибратора. В результате включение "1" на выходе схемы И задерживается на время й. Это обеспечивает в любой мо- 15 мент времени формирование на выходе значения у, которое удовлетворяет неравенству

64 6

Длительность импульса, формируемого одновибратором 31, устанавливается не меньшая, чем время задержки ,.в обработке информации от входа реги:стра 1 до выхода схемы 10 сравнения.

Каждый раэ, когда схема сравнения формирует сигнал записи в регистр 1, осуществляется также повторный запуск одновибратора 31. В результао те на выходе 21 будет уровень логического 0" до тех пор, пока запись в регистр 1 не завершается. Затем на выходе 21 сформируется значение

"i, указывающее на окончание формирования х ".

Формула изобретения

Устройство для вычисления элементарных функций, содержащее регистр (m + 1) блоков памяти, где m — число членов разложения функции в ряд

Тейлора, (2m — 1) умножителей, комбинационный сумматор, выход i-го разряда (i = 1,..., m + 1) регистра подключен к входу считывания i-ro блока памяти, выход первого блока памяти подключен к первому информационному вкоду комбинационного сумматора, выход j-го блока памяти (j = 2,..., m + 1) подключен к первому информационному входу (j — 1)-го умножителя, выход 1;го умножителя (7, = 1,..., m) подключен к (1 + t)-му информационному входу комбинационного сумматора, выход (m + 2)-го разряда регистра подключен к второму информационному входу первого умножителя и к первому информационному входу (m +

+ 1)-ro умножителя, выход (m + k)-гоумножителя (К = 1,...,m — 2) подключен к первому информационному входу (m + k + 1)-го умножителя и к второму информационному входу (k + 1)-ro умножителя, выход (2m — 1)-ro умножителя подключен к второму информационному входу m-го умножителя, выход (m +

+ р)-го разряда регистра (р = 3..., m +, 1 ) подключен к второму информационному входу (m + р — 2)-ro умножителя, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей эа счет вычисления помимо прямых и обратных функций, оно содержит два вычитателя, два коммутатора, группу из и элементов задержки, где n — - разрядность переменных, элемент ИЛИ, сдвигатель,блок приоритетного формирования нулей, 7 12987 группу из и схем сравнения, блок формирования признака готовности, вход аргумента прямой функции устройства подключен к первому информационному входу первого коммутатора, вход ар гумента обратной функции устройства подключен к первому информационному входу первого вычитателя, вход нормированного коэффициента устройства подключен к входу кода сдвига сдвига-10 тели, вход задания режима устройства подключен к управляющим входам первого и второго коммутаторов и к первому входу блока формирования признака готовности, выход первого комета-15 тора подключен к информационному входу регистра, выход комбинационного сумматора подключен к второму информационному входу первого вычитателя и к первому информационному входу 20 второго коммутатора, выход первого вычитателя подключен к информационному входу сдвигателя, выход которого подключен к первому информационному, входу второго вычитателя, вход запуска устройства подключен к первому входу элемента ИЛИ и к второму входу о блока формирования признака готовности, выход второго вычитателя под ключен к информационному входу блока 30 приоритетного формирования нулей, выход которого подключен к входам элементов задержки группы и к первым входам схем сравнения группы, выходы элементов задержки группы объединены и подключены к второму информационному входу первого коммутатора, выходы схем сравнения группы подключены к. третьему входу блока формирования признака готовности и .к второму входу40 элемента ИЛИ, выход которого подключен к входу считывания регистра, выход регистра подключен к второму информационному входу второго коммутатора, к второму информационному 45 входу второго вычитателя и к вторым входам схем сравнения группы, выход второго коммутатора подключен к вы64 8 ходу результата устройства, выход третьего коммутатора подключен к выходу признака окончания вычисления устройства, при этом блок формирования признака готовности содержит два одновибратора, элемент И, элемент

ИЛИ, элемент НЕ, первый вход блока формирования признака готовности подключен к входу запуска первого одновибратора и к первому входу элемента И блока формирования признака готовности, второй вход блока формирования признака готовности подключен к второму входу элемента И блока формирования признака готовности, третий вход блока формирования признака готовности подключен к входу сброса первого одновибратора и к входу элемента НЕ блока формирования признака готовности, выход элемента

И и выход элемента HE блока формирования признака готовности подключены соответственно к входам запуска и сброса второго одновибратора блока формирования признака готовности, вы ходы первого и второго одновибраторов блока формирования признака готовности подключены соответственно к первому и второму входам элемента ИЛИ блока формирования признака готовности, выход элемента ИЛИ блока формирования признака готовности подключен к выходу блока формирования признака готовности, при этом блок приоритетного формирования нулей содержит и одновибраторов, и элементов задержки, и элементов И, q-й разряд входа блока приоритетного формирования нулей подключен к входу q-го одновибратора и q-го элемента задержки блока приоритетного формирования нулей, выходы которых подключены соответственно к первому и второму входам

q-ro элемента И блока приоритетного формирования нулей, выход q-го элемента И блока приоритетного формирования нулей подключен к q-му разряду выхода блока приоритетного формирования нулей.

1298764

1298764

Составитель В.Смирнов

Редактор Е.Папп Техред Л.Сердюкова Корректор C.Èåêìàð

Заказ 891/52 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, r.Óæãoðîä, ул.Проектная,4