Устройство для приведения @ -разрядных кодов фибоначчи к минимальной форме

 

Изобретение относится.к вычислительной технике и может быть использовано для получения минимальной и равновесной формы п-разрядных кодов Фибоначчи с отрицательным основанием. Целью изобретения является расширение области применения за счет получения при четном п равнозначной формы кода. Поставленная цель достигается тем,, что в устройство, содержащее блоки 1-6 свертки, введены блок 7 коммутации, дешифратор 8, злемент И 9. 1 йл. о. О) 4 ;0

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТЬИЕСКИХ

РЕСПУБЛИК (19) (11) (594 Н 03 М 13 12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К AST0PCH0MV СВИД=ТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ .(21) 3875492/24-24 (22) 25.03,85 (46) 30.03.87. Бюл. N 12 (72) А.П. Стахов, Н.А. Соляниченко, В.В. Замчевский, О.В. Щекотихин и А.С. Тишаев (53) 681.34?(088.8) (56) Авторское свидетельство СССР

Ф 842786, кл, С 06 F 5/06, 1984.

Авторское свидетельство СССР я 662930, кл. Г 06 F 5/00, 1979.

{54) УСТРОЙСТВО ДЛЯ ПРИВЕДЕНИЯ и-РА3РЯДНЪ|Х КОДОВ ФИБОНАЧЧИ К МИНИМАЛЬНОЙ

ФОРМЕ (57) Изобретение относится.к вычислительной технике и может быть использовано для получения минимальной и равновесной формы п-разрядных кодов

Фибоначчи с отрицательным основанием.

Целью изобретения является расширение области применения за счет получения при четном п равнозначной формы кода, Поставленная цель достигается тем,.что в устройство, содеркащее блоки 1-6 свертки, введены блок

7 коммутации, дешифратор 8, элемент

И 9. 1 ил.

1300649 соответственно к вю1о,ча Р 1 l"" ." р" гистра, а вторые обг.спилены и подклк.— чены к второму входу блока, вход начальной установки регистра является третим входом блока, тактовый вход— четвертым входом блока °

В режиме приведения к минимальной форме Фибоначчи с положительным основанием устройство работает следующим образом, Перед началом работы элементы памяти блоков 1 свертки всех разрядов находятся в нулевом состоянии, и на выходах блока. коммутации отсутствуют единичные сигналы. Сигналы, поступающие на информационные входы блоков 1 свертки всех разрядов, устанавливают элементы памяти в состояние, соответствующее поданному коду. Предположим, 20 что необходимо привести к минимальной форме код Фибоначчи с положительным основанием числа 3, представленного следующим образом:

8 5 3 2 1 1

Вес разряда

Номер блока свертки 1,6 1,5 1,4 1,3 1„2 1 1

О 0 1 О 1.

I-Код Фибоначчи числа О

Для получения минимальной формы исходного I-кода Фибоначчи на второй вход элемента И 9 и второй вход блока 7 коммутации подается единичный сигнал, устанавливающий единичный потенциал на всех его выходах, который поступает на управляющие входы блоков 1-6 свертки, при этом производится анализ возможности проведения сверток между разрядами I-кода Фибоначчи. В данном случае условие выполнено для блока 2 свертки, и на его первом выходе появляется единичный сигнал, который поступает на первый вход элемента И 9, на втором входе которого установлен разрешающий единичный потенциал, Сигнал с выхода элемента И 9 поступает на второй вход сброса блока 1 свертки и переводит блок 1 свертки в нулевое состояние адреса, и одновременно с этим блок 2 свертки переходит в единичное состояВес разряда О 1 -1 2 -3 5

Номер блока свертки 1,6 1,5 1 4 1 3 1,2 1, 1

I-код Фибоначчи О О 1 1 1

Изобретение относится к вычислительной технике и может быть использовано для получения минимальной и равновесной формы и-разрядных кодов

Фибоначчи с отрицательным основанием.

Цель изобретения — расширение области применения за счет получения при четном и равновесной формы кода

Фибоначчи с отрицательным основанием.

На чертеже представлена схема предлагаемого устройства.

Устройство содержит блоки 1-6 свертки, блок 7 коммутации, дешифратор 8 кодовых комбинаций управляющих сигналов свертки, элемент И 9, тактовый вход 10, установочный вход 11, управляющий вход 12, информационные входы 13 и информационные выходы 14.

Блок коммутации может быть выполнен в виде регистра сдвига, вход обнуления которого является первым входом блока и группы разрядных элементов.

ИЛИ, первые входы которых подключены

30 ние. Получают кодовую комбинацию

О О О 1 1 О. Теперь условия свертки .выполнены для блока 4 свертки. На первом входе сброса блока 3 свертки и втором входе сброса блока 2 свертки

35 появляется единичный сигнал, который переводит эти блоки в нулевое состояние, и одновременно с этим блок 4 свертки переходит в единичное состояние. Получают кодовую минимальную комбинацию О О О 1 О О, В режиме приведения к равнозначной форме кода Фибоначчи с отрицательным основанием устройство работает следу45 ющим образом, Предположим, что необходимо получить равнозначную форму I-кода Фибоначчи с отрицательным основанием числа 3, представленного в максимальной

50 форме I-кода Фибоначчи следующим образом:

1300649

2 -3 5

0 — 1

Вес разряда

Номер блока свертки 1,6 1,5 1,4. 1,3 1,2 1,1

Код управляющих сигналов свертки

1 О О О О О

О О 1 1 1 1

I-код Фибоначчи

Код управляющих сигналов свертки

О 1 О 0 О О

О 1 0

0 1 1

I-код Фибоначчи

О О О О О О

О 1 0 О 1 1

Код управляющих сигналов свертки

I-код Фибоначчи

Расположение весов разрядов в противоположном направлении вызвано специфичностью выполнения операций свертки и развертки в р-кодах Фибоначчи с отрицательными основаниями. 5

Этот I-код Фибоначчи параллельным образом по входам заносится в блоки

1-6 свертки, причем старший разряд

Весов заносится в блок 1 свертки, На управляющий вход 12 устройства пода- 10

Ьтся нулевой сигнал. В данном режиме на четвертый вход блока 7 коммутации подается единичный сигнал, который устанавливает регистр блока коммутации в начальное состояние, соответ- 15 ствующее единичному состоянию старшего разряда при нулевом состЬянии остальных. Таким образом, свертка возможна только для блока 6 при выполнении условий свертки. С приходом 29 тактового импульса на тактовый вход устройства содержимое сдвигового регистра блока 7 коммутации сдвинется на один разряд вправо, и комбинация . 1 О О О О 0 на выходах блока 7 ком- 25 мутации примет вид О 1 О 0 0 О, что

Формула изобретения

Устройство для приведения и-разрядных кодов Фибоначчи к минимальной 5 форме, содержащее п блоков свертки, информационные входы которых являются информационными входами устройства, первые выходы — информационными выходами устройства, пеРвый выход

i-го блока свертки (i=1,...,n-1) соединен с первым входом анализа (i+1)ro блока свертки и с вторым входом анализа (i+2)-ro блока свертки, втодает возможность выполнения операции свертки для блока 5 свертки, Изменение состояния выходов блока 7 коммутации происходит до тех пор, пока после последовательного выполнения операций свертки, что равнозначно последовательному уменьшению на единицу количества единиц в исходной комбинации, не наступит состояние, когда количество единиц в кодовой комбинации равно количеству нулей, В этом случае на выходе дешифратора 8 появляется единичный потенциал, поступающий через первый вход блока 7 коммутации управляющих сигналов свертки на вход установки в нуль сдвигового регистра. На всех выходах блока 7 коммутации управляющих сигналов свертки устанавливается нулевой сигнал, и выполнение операции свертки в блоках 1-6,свертки становится невозможньм. Ниже приводятся потактные значения управляющих сигналов свертки и результаты приведения к равнозначной форме.

I рой выход i-ro блока свертки (i

= ч,...,п) соединен с первым входом сброса (i-1)-го блока свертки и вторым входом сброса (i-2)-го блока свертки, второй выход третьего блока свертки соединен с объединенными первыми входами анализа первого и второго блоков свертки, о т л и ч а ющ е е с я тем, что, с целью расширения области применения sa счет полу чения при четном и равнозначной форI мы кода, в него введены элемент И, блок коммутации и дешифратор, вхо1300ei 9Составитель Н. Бочарова

Техред И.Попович Корректор А. Тяско

Редактор 3. Слиган

Заказ 1161/57 Тираж 902 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ды которого подключены к первым выходам одноименных блоков свертки, выход соединен с первым входом блока коммутации, второй вход которого объединен с первым входом элемента И и является управляющим входом устройства, третий вход блока коммутации является тактовым входом устройства, четвертый вход — устаноочным, вик<-ды блока коммутации соединены с управляющими входами одноименных блоков свертки, второй выход второт о блока свертки подключен к второму входу элемента И, выход которого соединен с вторым входом анализа первого блока свертки.