Логический процессор

 

. Изобретение относится к вычислительной техник-е и может быть использовано в многопарамётрических системах управления, для которых точная математическая модель функционирования объекта управления неизвестна. Цель изобретения - сокращение аппаратных затрат путем снижения требуемой емкости памяти. С этой целью логический процессор содержит блок селекции и шифратор, с помощью которых осуществляются выявление максимального значения степени принадлежности входных параметров эталонному множеству и в дальнейшем шифрование этого значения в код номера решения, являющийся результатом работы процессора . 3 з.п. ф-лы. 6 ил. 4 табл. с S ел с сд

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (!9) (И) (50 4 С 06 F 15/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ФЯ

1)

4 I

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3941764/24-24 (22) 08.08.85 (46) 23.04.87. Бюл. Ф 15 (71) Ленинградский институт авиационного приборостроения (72) Е.П.Балашов, М.С.Куприянов и М,Г.Пантелеев

* (53) 681.325 (088.8) (56) Авторское свидетельство СССР

1 843592, кл. С 06 F 15/20, 1981.

Балашов Е.П. и др. Многофункциональные регулярные вычислительные структуры. — М.: Сов.радио, 1978.

Авторское свидетельство СССР (Т 1108450, кл. С 06 F 15/20,. 1984. (54) ЛОГИЧЕСКИИ ПРОЦЕССОР (57). Изобретение относится к вычислительной технике и может быть испольэовано в многопараметрических системах управления, для которых точная математическая модель функционирова" ния объекта управления неизвестна.

Цель изобретения — сокращение àïïàратных затрат путем снижения требуемой емкости памяти. С этой целью логический процессор содержит блок селекции и шифратор, с помощью которых осуществляются выявление максимального значения степени принадлежности входных параметров эталонному множеству и в дальнейшем шифрование с этого значения в код номера решения, являющийся результатом работы процессора. 3 з.п. ф-лы. 6 ил. 4 табл.

Использование вновь введенных блока селекции, шифратора и новых свя- 50 зей в сочетании со страничной организацией второго блока памяти, где в каждой ячейке хранятся имеющие из терм-значений, имеющих ненулевую степень принадлежности к входному значению, позволяет исключить хранение ненулевых степеней принадлежности, что, приводит к сокращению аппаратурных затрат.

13057

Изобретение относится к цифровой вычислительной технике и может быть использовано для классификации ситуаций в многопараметрических системах, для которых точная математическая модель функционирования объекта управления неизвестна.

Целью изобретения является сокращение аппаратурных затрат путем сокращения требуемого объема памяти. 10

В системах, неотъемлемым звеном которых является человек, оценивающий информацию и принимающий решение, логический алгоритм управления задается в лингвистической форме. Например, если на вход системы поступают параметры объекта " интервалы времени между сбоями в блоках некоторой системы, то на входе формируются термзначения лингвистической переменной

"Частота сбоев" блока: "Очень редко", "Редко", "Часто" и т.п.

Логический алгоритм в лингвистической форме задается в этом случае следующим образом . "если блок Б1 сбоит часто, то..., если блок Б2 сбоит ,очень редко, то..., то заменить блок Б1".

Для преобразования значения входного параметра в лингвистическую форму в известном устройстве необходимо хранить степени принадлежности входного значения ко всем лингвистическим значениям. Однако входное значение имеет ненулевую степень принадлежнос- 35 ти лишь к некоторым лингвистическим значениям. Например, для интервала времени 2,5 ч принадлежность к лингвистическим значениям может задаваться следующим образом: 0 4/"Очень ред- 40

"Часто", О/"Очень часто".

Хранение всех, в том числе и нулевых, степеней принадлежности обус.лавливает большой объем требуемой па- 45 мяти и приводит к значительным аппаратурным затратам в целом.

На фиг.1 представлена структурная схема логического процессора; на фиг.2-4 — функциональные схемы операционного блока, блока синхронизации и блока селекции соответственно; на фиг,5 и 6 — диаграмма переходов счетчика блока синхронизации и временная диаграмма логического процессора соответственно.

Логический процессор содержит мультиплексор 1, регистр 2 адреса, счетчик 3 адреса, три блока 4-6 памяти, три регистра 7-9 числа, три группы

10-12 элементов И, две группы 13 и 14 элементов ИЛИ, логическую схему 15. сравнения, регистр 16 кода сравнения, регистр 17 вывода, операционный блок

18, буферный регистр 19, блок 20 синхронизации, блок 21 селекции и шифратор 22.

Логический процессор имеет информационный вход 23, тактовый вход 24 и выход 25 номера решения.

Операционный блок 18 содержит Р групп по N операционных узлов 26, каждый из которых содержит элемент НЕ 27, входные элементы И 28 и ИЛИ 29 и выходные элементы И 30 и ИЛИ 31.

Операционный блок 18 èìååò первый

32 и второй 33 информационные входы, информационный 34 выход и стробирующий 35 вход.

Блок 20 синхронизации содержит счетчик 36, двадцать один элемент

И 37-57, семь элементов НЕ 58-64 и пять элементов ИЛИ 65-69.

Блок 20 синхронизации имеет тактовый вход 70,вход 71 пуска, выходы

72-80 с первого по девятый.

Блок 21 селекции содержит демультиплексоры 81 и группы 82 элементов

ИЛИ.

Блок 21 селекции имеет информационный вход 83, управляющий вход 84 и выход 85.

Логический процессор работает следующим образом. !

Первый 4, второй 5 и третий 6 блоки памяти имеют страничную организацию. Для страничной организации блоков памяти их адресный вход условно разбит на две группы: старшие разряды адреса определяют ячейку в странице. Номер страницы первого 4, второго 5 и третьего 6 блоков памяти определяется содержимым счетчика 3 адреса, т.е. номером входного параметра, Номер ячейки в странице для пер3 1305704 4 вого 4 и второго 5 блоков памяти оп- полагается, что терм-значения упоряределяется содержимым регистра 2 ад- дочены в соответствии с их семантиреса, на который заносится числовое кой. Например, для входного параметэначение входного параметра. ра Температура" терм-значения упоСлово первого блока 4 памяти сос- 5 рядочены следующим образом: "Очень тоит из N полей, где N — число линг- низкая", "Низкая", "Средняя", "Высовистических значений, имеющих нену- - кая", "Очень высокая". левую степень принадлежности к число- В каждой странице третьего блока 6 вому значению входной переменной. памяти хранятся решения лингвистичесСодержимое каждого поля представляет 10 кой переменной, а в каждой зоне— собой значение степени принадлежнос- множество этих решений. ти входного числового значения к соответствующему лингвистическому зна- В первом такте по сигналу с перчению (терм-значению). вого выхода 72 блока 20 синхронизаВо втором блоке 5 памяти хранят- 15 ции счетчик 3 адреса устанавлизается ся наименьшие терм-значения, для ко- в P. торых входное числовое значение имеет Табл. 1 — таблица истинности счетненулевую степень принадлежности. Пред- чика 3 адреса.

Таблица 1

Вход 1 Вход 2 Код на вхо- Состояние де счетчи- (выход) ка 3 счетчика 3

Такт

0

P-1

P-2

P-3

Выходное значение счетчика 3 адреса поступает на разряды старшей груп-А5 пы адресного входа первого 4, второго 5 и третьего 6 блоков памяти, выбирая страницу, на адресный вход мультиплексора 1 и вход пуска блока

20 синхронизации. При этом на выход мультиплексора 1 поступает с era первого информационного входа значение

P-го параметра, которое заносится на регистр 2 адреса.

Табл. 2 — таблица истинности мультиплексора 1.

Таблица 2

Информационный вход 1

У3 У4 У5 У6 У7

ыход

Адресный вход 2

Хl Х2 ХЗ

71 У2 У8

0 0 0 " Y l Х X X Х Х Х

0 0 1 X Y2 Х X. .Х X Х

У1

У2

1305704

Продолжение табл.2

1 1

Адресный вход 2

Х1 Х2 ХЗ

Информационный вход 1

У2 73 74 У5 У6 17

Выход

У1 У8

У3

0 .1 0 X Х У3 Х Х Х Х

0 I 1 Х Х Х Y4 - Х .Х Х

1 0 0 Х Х Х Х У5 Х Х

У4

У5

1 0 1 Х Х Х Х Х У6 Х Х

У6

У7

Х У7 Х

0 Х Х Х Х Х

1 Х Х Х Х Х Х Х YS

П р и м е ч а н и е: Х вЂ” безразличное состояние.

Таблица 3

Синхровход Информационный вход

Выход

X(t) X(t-1) (хранение предыдущего состояния) 0

> (t) (запись нового сос тояния) X(t) Табл. 3 " таблица истинности регистра. 2 адреса.

Эта таблица истинности относится также к регистрам 7-9 числа, регистру 1б кода сравнения, регистру 17 вывода и буферному регистру 19. Для регистра 2 адреса и регистра 1б кода сравнения синхровход жестко соединен с шиной логической единицы.

С выхода регистра 2 адреса информация поступает на разряды младшей группы адресного входа первого 4 и второго 5 блоков памяти, выбирая тем

25 самым ячейку в странице. В этом же такте по сигналу с третьего выхода

74 блока 20 синхронизации, поступающему на входы чтения первого 4 и вто» рого 5 блоков памяти и синхровходы .30 первого 7 и второго 8 регистров числа, осуществляется чтение информации из блоков 4 и 5.памяти на регистры 7 и 8 числа соответственно. На регистре 7 числа — ненулевые значения функ 5 ции принадлежности числового значения входного параметра к термам р-Й лингвистической переменной, а на регистре 8 числа — меньшее иэ термзначений, имеющих ненулевую степень .10 принадлежности к входному значению.

Информация с выхода первого регистра 7 числа поступает на информационный вход блока 21 селекции, а с выхода второго регистра 8 числа — на управляющий вход блока 21 селекции.

Блок 21 селекции реализует коммутацию N входных каналов на М выходных (М>И) с сохранением порядка входных

Функция, реализуемая блоком 21 селекции, поясняется табл.4 истинности, где для определенности приняты значения N = 3, М = 5.

1305704

Таблица 4

Выход

Информационный вход

Управляющий вход

Х1 Х2 ХЗ У1 У2 У3 74 У5

0 0 Х1 Х2 ХЗ Х1 Х2 ХЗ 0 0

0 1 Х1 Х2 ХЗ 0 Х1 Х2 Х3 0

1 0 Х1 Х2 Х3 0 0 Х1 Х2 Х3

1 Не используется

При этом каждый демультиплексор представляет собой сетку одноразрядных демультиплексоров.

Во втором такте по сигналу с четвертого выхода 75 блока 20 синхронизации, поатупающему на второй вход элементов И первой группы 10, вход чтения третьего блока 6 памяти и синхровход третьего регистра 9 висла, происходит следующее. Информация с выхода блока 21 селекции через эле- 3О менты И первой группы 10 и элементы

ИЛИ первой группы 13 поступает на вход логической схемы 15. сравнения.

Схема 15 сравнения выявляет максимальное значение степени принадлежности для всех термов. Выход. схемы 15 срав35 нения имеет разрядность, равную числу термов. Логическая единица появляется на том разряде выхода, где функция принадлежности максимальна. В качест- 4 ве. схемы 15 сравнения может быть ucnoJIbsoBGHo известное устройство для сравнения чисел. Эта единица записывается в регистр 16 кода сравнения и с его выхода поступает на вход шиф- 45 ратора 22. На выходе шифратора 22 устанавливается лингвистическое значение р-ro входного параметра, которое поступает на разряды младшей группы адресного входа третьего блока 6 памяти, определяя адрес ячейки в стра» нице. Осуществляется чтение из третьего блока 6 памяти на третий регистр 9 числа решений для известных значений лингвистической переменной и терма, к которому необходимо отнести ее значение.

В третьем такте по сигналам с девятого 80 и восьмого 79 выходов бло- . ка 20 синхронизации, поступающим на вторые входы соответственно элементов ИЛИ второй группы 14 и элементов

И третьей группы 12 по образовавшемуся разрешающему сигналу на синхровходе буферного регистра 19 информация с выхода третьего регистра 9 числа записывается в буферный регистр 19.

В четвертом такте по сигналу со второго выхода 73 блока 20 синхронизации, поступающему на счетный вход счетчика 3 адреса, осуществляется вычет единицы из его содержимого, тем самым происходит переход к следующему параметру системы и соответственно к следующей странице блоков 4-6 памяти. По сигналу с третьего выхода

74 блока 20 синхронизации происходит выборка функций принадлежностей из блока 4 памяти и минимального термзначения с ненулевой ст пенью принадлежности из блока 5 памяти аналогично первому такту.

Пятый такт аналогичен второму, но производится над следующим входным параметром.

В шестом такте происходит сравнение значений решений системы в лингвистической форме для входного параметра, хранящегося в буферном регистре 19 и считанного в регистр 9 числа, По сигналу с пятого выхода 76 блока

20 синхронизации, поступающему на управляющий вход операционного блока 18, из сравниваемых значений на первом и втором информационных входах операционного блока 18, поступающих соответственно с выходов регистра 9 числа и буферного регистра 19, выбираются минимальные. С выхода опеР

K = .Е:.Х, Р Р о

V, К М 1 (бит), 9, 13057 рационного блока 18 единичные значения, соответствующие минимальным решениям через элементы ИЛИ второй группы 14 и элементы И третьей. группы 12 поступают на синхровход буферного регистра 19; обеспечивая запись на него минимальных решений. Содержимое счетчика 3 адреса поступает на вход пуска блока 20 синхронизации, в шестом такте осуществляется анализ 10

его на нуль. При неравенстве содержимого счетчика 3 адреса нулю управление передается четвертому такту, т.е. происходит ввод и анализ значе" ния следующего параметра. Если со- 15 держимое счетчика 3 адреса равно нулю, т.е. анализ всех параметров системы произведен, то управление передается седьмому такту.

В седьмом такте осуществляется вы- 20 бор решения для системы. По сигналу с шестого выхода 77 блока 20 синхронизации, поступающем на второй вход элементов И второй группы 11, с выхода буферного 19 регистра минимальные решения системы в лингвистической форме через элементы И второй группы 11 и элементы ИЛИ первой группы 13 поступают на вход логической схемы

15 сравнения. В регистре 16 кода срав-30 нения единица записывается в тот разряд, который соответствует максимальному значению решения системы из минимальных.

В восьмом такте производится за- 35 лись окончательного решения в регистр

17 вывода по сигналу с восьмого выхода 79 блока 20 синхронизации.

Логический процессор может использоваться в системах управления, для "0 которых точная математическая модель функционирования неизвестна. Например, в системах управления восстановлением работоспособности вычислитель- ной системы при отсутствии досто- 45 верной статистической информации, в системах управления технологическими процессами и т.д.

По сравнению с известным предлагаемое устройство позволяет сократить 50 аппаратные затраты за счет сокращения объема требуемой памяти.

Для известного устройства объем требуемой памяти равен где К вЂ” число ячеек первого и второго блоков памяти, равное сум04 10 ме мощности базовых множеств входных переменных;

M — максимальное число лингвисти ческих значений среди всех входных параметров;

1 — число бит, необходимых для кодирования степени принадлежности с заданной точностью.

В предлагаемой устройстве объем требуемой памяти равен

Ч = К (N 1 + 3) (бит), где N — - число лингвистических значе" ний, имеющих ненулевую степень принадлежности к входному значению.

Значение К определяется по формуле где P — число параметров, характеризующих объект;

ХР— мощность терм-множества р-й лингвистической переменной.

Для значений P = 5, I,=

= I = 40, M - =7, N = 3, 1 = 6 имеем

V .= 5 ° 40 7 6 =: 8400 (бит);

V = 5 40 (3 6 + 3) = 4200 (бит).

Таким образом, сокращение емкости требуемой памяти составляет для данного примера 50Х что приводит к значительному сокращению аппаратных затрат. Необходимо отметить, что с возрастанием числа параметров и числа их базовых значений пропорционально воз" растает выигрыш в объеме требуемой памяти и оборудования в целом.

Формула и з о б р т е н и я

1. Логический процессор, содержащий мультиплексор,.регистр адреса, счетчик адреса, три блока памяти, три регистра числа, три группы элементов

И, две группы элементов ИЛИ, логическую схему сравнения, регистр кода сравнения, регистр вывода, операци" онный блок, буферный регистр и блок синхронизации, причем информационный вход мультиплексора является информационным входом процессора, выход мультиплексора подключен к информа11 1305704 12 ционному входу регистра адреса, син- ментов ИЛИ второй группы подключены к хровход которого подключен к шине вторым входам соответствующих элеменлогической единицы процессора, раз- тов И третьей группы, выходы которых ряды выхода которого подключены к подключены к синхровходу буферного соответствующим разрядам младшей груп- 5 регистра, тактовый вход блока синхропы адресного входа первого блока па- низации является тактовым входом промяти, разряды старшей группы адресных цессора, выход регистра вывода являвходов с первого по третий блоков па- ется выходом номера решения процессомяти подключены к соответствующим ра, отличающийся тем, разрядам выхода счетчика адреса, ад- Ip .что, с целью сокращения аппаратных е ресного входа мультиплексора и входа затрат за счет снижения емкости памяпуска блока синхронизации, первый и ти, процессор содержит блок селекции второй выходы которого подключены и шифратор, причем вход шифратора соответственно к установочному и счет- подключен к выходу регистра кода срав-ному входам счетчика адреса, третий 15 нения, разряды выхода шифратора подвыход — к входам чтения первого и ключены к соответствующим разрядам второго блоков памяти и синхровходам младшей группы адресного входа трепервого и второго регистров числа, тьего блока памяти, разряды младшей вход чтения третьего блока памяти группы адресного входа второго блока подключен к синхровходу третьего ре- 20 памяти подключены к соответствующим гистра числа, к первым входам эле- разрядам выхода регистра адреса, инментов И первой группы и к четверто- формационный вход блока селекции подму выходу блока синхронизации, пятый ключен к выходу первого регистра чисвыход которого подключен к стробирую- ла, управляющий вход блока селекции щему входу операционного блока, а 25 подключен к выходу второго регистра шестой — к первым входам элементов И числа, разряды выхода блока селекции второй группы, вторые входы которых подключены к вторым входам соответстподключены к соответствующим разря- вующих элементов И первой группы. дам выхода буферного регистра и пер- 2еПроцессор по п.1, о т л и ч авого информационного входа операцион- 3р ю шийся тем, что операционный ного блока, второй информационный блок содержит P групп (где P — - число вход которого подключен к информаци- эталонных ситуаций) по М операционных онному входу буферного регистра и к узлов (где И вЂ” разрядность значения выходу третьего регистра числа, ин- переменной), каждый из которых соформационные входы с первого по тре- З5 держит элемент НЕ, входные элементы тий регистров числа подключены к ин- И и ИЛИ и выходные элементы И и HJIH> формационным выходам с первого по тре- причем вход элемента НЕ i-го операцитий блоков памяти соответственно, вы- онного узла j-й группы (i = 1, g, j ходы элементов И второй группы под- — 1, P) является i ì разрядом j-й ключены к первым входам соответствую- щ группы первого информационного входа щих элементов ИЛИ первой группы, вто-, операционного блока, выход элемента рые входы которых подключены к выхо- НЕ каждого операционного узла поддам соответствующих элементов И пер- ключен к первым входам входных элевой группы, выходы элементов ИЛИ пер- ментов И и ИЛИ того же операционного вой группы подключены к соответствую- 45 узла, вторые входы входных элементов щим разрядам входа логической схемы И и ИЛИ i-ro операционного узла j-й сравнения, выход которой подключен группы подключены к д-му разряду к информационному входу регистра ко- 1-й группы второго информационного да сравнения, выход которого подклю- входа операционного блока, выходы чен к информационному входу регистра 5р входных элементов И и ИЛИ каждого вывода, синхровход которого подключен операционного узла подключены к перк седьмому выходу блока синхрониза- вым входам соответственно выходных ции, восьмой и девятый выходы которо- элементов ИЛИ и И того же операционго поцключены к первым входам соот- ного узла, второй вход выходного элеветственно элементов И третьей группы 55 мента ИЛИ каждого операционного узла и элементов ИЛИ второй группы, вторые подключен к выходу выходного элеменвходы которых подключены к соответ- та И того же операционного узла, выствующим разрядам информационного вы- ход выходного элемента HJIH i-ro (i хода операционного блока, находи зле- = 1, i t) операционного узла j-й груп13

13057 пы подключен к второму входу выходного элемента И (i + 1)-го операционного узла той же группы, выход выходного элемента ИЛИ N-ro операционного узла j-й группы является j-м разрядом информационного выхода операционного блока, вторые входы выходных элементов И первых операционных узлов всех групп подключены к стробирующему входу операционного 10 блока.

3. Процессор по п.1, о т л и ч аю шийся тем, что блок синхронизации содержит счетчик, двадцать один 15 элемент И, семь элементов НЕ и пять элементов ИЛИ, причем первый, второй и четвертый разряды информационного входа счетчика подключены к входу логического нуля блока, третий разряд информационного входа счет ика подключен к входу логической единицы блока, синхровход, вход начальной установки и тактовый вход счетчика подключены соответственно к выходам 25 первого, второго и третьего элементов И, первые входы которых подключены к тактовому входу блока синхронизации, второй вход первого элемента И подключен к выходу четвертого З0 элемента И, входу первого элемента

НЕ и первому входу пятого элемента И, второй вход которого подключен к выходу второго элемента НЕ, вход которого подключен к третьему входу первого элемента И и к выходу первого элемента ИЛИ, входы которого являются соответствующими разрядами входа пуска блока синхронизации, выходы первого элемента НЕ и пятого элемен- 4О та И подключены соответственно к первому и рторому входам второго элемента ИЛИ, выход которого подключен к второму входу третьего элемента И, третий вход которого подключен к вы- 45 ходу третьего элемента НЕ, вход которого подключен к второму входу второго элемента И и к выходу шестого элемента И, первый вход которого под" ключен к выходу четвертого элемента

НЕ, первым входам четвертого, седьмого и восьмого элементов И, второй вход шестого элемента И подключен к выходу пятого элемента НЕ, к первому входу девятого элемента И и к второму входу седьмого элемента И, третий вход шестого элемента И подключен к выходу шестого элемента НЕ и к первым входам десятого и одиннадцатого

04 14 элементов И, второй вход одиннадцатого элемента И подключен к четвертому входу шестого элемента И и к входу седьмого элемента НЕ, выход которого подключен к вторым входам четвертого и десятого элементов И и к первому входу двенадцатого элемента И, второй вход которого подключен к входу шестого элемента НЕ и к третьему входу четвертого элемента И, четвертый вход которого подключен к входу пятого элемента НЕ, к второму входу восьмого элемента И и к первому входу тринадцатого элемента И, второй вход которого подключен к второму входу девятого элемента И и к входу четвертого элемента НЕ, входы четвертого, пятого, шестого и седьмого элементов НЕ подключены соответственно к первому, второму, третьему и четвертому разрядам выхода счетчика, вы" ход десятого элемента И подключен к первым входам элементов И с четырнадцатого по семнадцатый, выход одиннадцатого элемента И подключен к первому входу восемнадцатого элемента И, второй вход которого подключен к выходу седьмого элемента И и к первому входу девятнаццатого элемента И, второй вход которого подключен к выходу двенадцатого элемента И, к первым входам двадцатого и двадцать первого элементов !И и к второму входу семнадцатого элемента И, вторые входы четырнадцатого и двадцать первого элементов И

I подключены к выходу восьмого элемента И, вторые входы пятнадцатого и двадцатого элементов И подключены к выходу девятого элемента И, второй вход шестнадцатого элемента И подключен к выходу тринадцатого элемента И, выходы четырнадцатого и двад- . цатого элементов И подключены соответственно к первому и второму входам третьего элемента ИЛИ, выходы пятнадцатого и девятнадцатого элементов И подключены соответственно к первому и второму входам четвертого элемента

ИЛИ, выходы шестнадцатого и двадцать первого элементов И подключены соответственно к первому и второму входам пятого элемента ИЛИ, выходы с первого по девятый блока синхронизации подключены соответственно к выходам девятнадцатого элемента И, пятнадцатого элемента И, четвертого элемента ИЛИ, третьего элемента ИЛИ, двадцать первого элемента И, семнад15 1305704 !6 цатого элемента И восемнадцатого мультиплексоров подключены к управля1

Ъ

Ф элемента И, пятого элемента ИЛИ и ющему входу блока селекции, 1-и вышестнадцатого элемента И. ход i-го демультиплексора (j = 1, К;

1,N) подключен к j-му входу эле4. Процессор по п.1, о т л и ч à- 5 ментов ИЛИ 1-й группы (где 1 i+j-2), ю шийся тем, что блок селекции разряды первого выхода первого десодержит группы элементов ИЛИ, N де- мультиплексора, выходов элементов мультиплексоров, информационные входы ИЛИ групп и К-го выхода N-го демулькоторых образуют информационный вход типлексора образуют выход блока себлока селекции, управляющие входы де- 10 -лекции.

1305704

1305704

ТИ

@u.г.5

1305704

Составитель Н.Захаревич

Техред 3. Кадар

Редактор С.Пекарь

Корректор С.Черни

Заказ 1454/48 Тираж 673

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий (13035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, r.Óæãoðoä, ул. Проектная, 4