Устройство для определения оптимального периода ремонта изделия

 

И: .;;Гп1ос; ис относите. к области те.х- И Сск 1/ :-:;; ч р11стики и может быть исполь- n(.jiid;i i li )1л ;1сс:1едованиях и технике. где требуется определять оптимальные периоды между текущими ремонтами изделий, на которых проводятся плановые ремонты двух видов - текущие и капитальные. Устройство обеспечивает высокую точность нахождения оптимального периода ремонта. Устройство содержит блоки памяти, вычитатели, блок регистрации, сумматоры, делитель , блоки сравнения, умножители, ксп .мутаторы, нелинейный преобр;; орат .: . плок синхронизации и задатчики код::. Гли-дспно Hoiii ix элементов и их свя:5 -; к ччмс uiiun учет в ппоцесое оптимизашп; .1ву imion ремонтов - текущих и капита/пиых. Кроме того, вычислительные операции производятся над кодовыми сигналами. Их высокая разрядность предопределяет дости.жение требуемой точности конечных рез мьтатов. I з.п. ф-лы, 4 ил. со ел со л. со ел со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51)4 G 07 С 3!!8

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ CBMPETEJlbCTE|V

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ.; 1) 4(«! 6678 )4-24 2) 08 (I 86 (4(>) (i «. 8!. Вюл. ¹ 20 ,Т. 1 . (" (.««ое проектно-конструкторское (ю. (:... (";: в :«ат««зации нефтедобычи и ((1 ((г((«ко««а, Е. В. Кузнецов (r !» 8 8 i (((«(",е.iь(" (воG(.G!

-: ((, ((((. 3. 08, 978. е,(ьство (:ССР - 07 С:5/08, 1983

p . !"."::(. (,!(i .ЧЛЯ ОПРЕДЕЛЕНИЯ

ОI «Т1! ) (.Õ.(!Ь|!()1 О П! .РИОДА РЕМОНТА (!.5ДЕ. 1ИЯ (57) И: .; (ll«P от««(к.итс к области тех:,; .(Ii(I I«hI1 и ((ожет 6h«Tb HCI«01bЗ(л«,;:((;i I («ССЛС «ORBHHHX И ТЕХНИКЕ, где требуется определять оптимальныс периоды между текущими ремонтами изделий, на которых проводятся плановые ремонты двух видов — текущие и капитальные.

Устройство обеспечивает высокую точность нахождения оптимального периода ремонта.

Устройство содержит блоки памяти, вычитатели, блок регистрации, сумматоры, делитель, блоки сравнения, умножитсли, кот.,(утаторы, нелинейнь и преобразо; а-....,, (л(к синхронизации и 3 «д««т ««1ки K (,,, ... )«ii .«с:Ilii

«ИН«ЫХ ЭЛЕМЕНТОВ И ИХ С««ИЗ (.:. « (:««1«(е: i чет в ппо«ц с е оптимиза««и 1 .I H (" TII «ioli ремонтов текущих и капитал«««ых. Кроче того, вычислительные опер;«ции произио «s«Tc» над кодовыми сигналам).. Их высокая разрядность I«pP301lpP1P RPT достижение требуемой точности к»ии чных результатов. 1 з.п. ф-лы, 4 ил.

1314359

Изобретение относится к технической кибернетике и может быть использовано в научных исследованиях и технике, где требуется определять оптимальные периоды между текущими ремонтами изделий, на ко- 5 торых проводятся плановые ремонты двух видов — текущие и капитальные, например, для изделий, эксплуатиру ющихся на объектах нефтяного производства, для которых вышестоящей организацией (производcTBeHHbIM объединением) разрешено корректировать существующие межремонтные периоды при изменении условий эксплуатации, технологии и организации ремонта и т. д.

Целью изобретения является повышение точности устройства. 15

Для промышленных объектов, в частности для объектов нефтяного производства, характерно использование конструктивно сложных изделий, на которых проводятся плановые ремонты двух видов (текущие и капитальные), а также осуществляются неплановые ремонты, связанные с отказами.

Одним из критериев качества функционирования таких изделий является удельная суммарная продолжительность ремонтов S Математическое выражение такого критерия для изделия, на котором проводятся текущие, капитальный и неплановые ремонты, записывается в виде (1)

1 1, j(> )(х) с)х+ (>л(()-- 1)1+х) с)х +x +xi(m 1)

mt (2) где И() С учетом следующих преобразований, вытекающих из математических основ еории

4О надежности, интенсивность отказов элементов к-го типа, к = 1,2; индекс межремонтного периода внутри ремонтного цикла j= t,m; наработка на межремонтном периоде с индексом >.

-" Ii,<1r)dx = — — »>(пР > ч =>О й, р ) ((1 1) t+ х) с!х== д (>,>(х) (1х=- Х вЂ” -1„

Р (i-) з:-> " (() — 1)1(I — 1„Р(jt)+ )„P:. ((j-- 1)11 = — i„V(mt), =!

Я (>п,t)— — та (гп(пР (()+ 1>гР>(гп1)! + т>+- i (m 1)

151

S (t) тЗЛ (m, )+т2+т)(m 1)

| где t — межремонтный период, >;

>n - количество межремонтных периодов между двумя капитальными ремонтами; где Р (с) — функция надежности элементов к-го типа, выражение (2) приводится к виду ть т, тз — средние продолжительности одного текущего, капитального и непланового ремонтов соответстенно, г;

Л (m,t) — математическое ожидание числа отказов изделия за время между двумя капитальными ремонтами.

Этот критерий, по сравнению с обычно используемыми критериями, такими как коэффициент готовности К, коэффициент технического использования К „и др., обладает большей чувствительностью к изменениям входящих в него величин (так как значение S близко к нулю и значительно меньше значений К, К,, которые близки к единице).

Дальнейшая формализация критерия (1) осуществляется при следующих допущениях, справедливых для указанных объектов.

Эксплуатирующееся изделие представим состоящим из элементов двух типов: сс> элементы, изнашивающиеся сравни гельно быстро; ыг — элементы, изнашивающиеся сравнительно медленно. Через каждые t часов суммарной наработки, т. е. через межремонтный период, проводятся текущие ремонты, полностью обновляющие элементы -с, через каждые >nt часов, т. е. через ремонтный цикл, проводятся капитальные ремонты, полностью обновляющие элементы ч и с»2, при возникновении отказов проводятся неплановые ремонты, осуществляемые в минимально возможном объеме, так что интенсивность отказов изделия существенно не изменяется.

Для указанных выше допущений критерий (1) записывается в виде

131435 (. = (Ы (8)

1, P. (t) = е — ("», (9) SI (m,t) = 33(m (— ) " + () ) + Г2+ l(ln — 1)

m1. (10) более простому и удобному в вычислительном отношении, чем выражение (2) .

Для изделий, эксплуатирующихся на объектах нефтяного производства, величина

m обычно принимается неизменной при изменении условий эксплуатации изделий, уровня технологии и организации ремонта и т. д, поэтому минимизация критерия S, (т,t) осуществляется по переменной t npu фиксированном и известном т.

Поиск минимума S (m,t) по t при т =

= const производится известным методом золотого сечения отрезка (А, В), содержащего минимум 5, (ш,1) .

Алгоритм поиска минимума функции одной переменной S (t) методом золотого сечения отрезка (А, В) приведен ниже:

1 ) вычислить ToIIKH 3) и t2 сечения отрезка (А, В) по формулам

tl = А + (B — A)FI, (6) 4 = А + (B — А) (1 — FI), (7) где Fl =: — — = 0,382; з-Б

2) вычислить значения Sp(t) в точках

tl и 4 по формуле (5), т. е. S,(tl) и S,(t2);

3) вычислить относительную погрешность определения межремонтного периода и сравнить ее с заданным значением е; если б (е, то за оптимальный межремонтный период t ": и минимальное значение S принимаются значения tl и S„(tl); (переход к и. 5); иначе. т. е. если б ) е, то переход к II. 4 );

Таким образом, сущностью технического решения является схемная реализация алгоритма поиска минимума функции S (т,t), задаваемой выражением (10), по t методом золотого сечения интервала (А, В), содержащего минимум S (m,t) (при известных значениях т, Pl> l> P2> 2> 3;l — 33, A, B)

На фиг. 1, 2 и 3 приведена блок-схема устройства, причем блок синхронизации и нелинейный преобразователь раскрыты в составе схемы IIcel d устройства.

На фиг. 4 приведена временная диаграмма, поясняющая работу устройства.

Устройство (фиг. 1, 2 и 3) содержит первый, второй, третий, четвертый и пятый блоки 1 — 5 памяти, первый и второй вычитатели 6, 7, блок 8 регистрации, первый и второй сумматоры 9 и 10, делитель 11, второй и первый блоки 12, 13 сравнения, первый и второй умножители 14, 15, третий, первый и второй коммутаторы 16, 17 и 18, 4) сравнить S„(t I) и 5 „(I ), если

S,(tl) ) S (t2), то а = tl и переход к и. 1); иначе т. е. если S„(tl) (S„(t>), то В = 4 и переход к и. 1);

5 5) конец алгоритма.

Минимальный /,„„, и максимальный t„, межремонтные периоды нефтепромыслового оборудования, на котором проводятся текущие и капитальные ремонты, равны

10 1440 ч t„„, = 4320 ч.

Поэтому в качестве левой А и правой В границ отрезка (А, В), содержащего минимум

Яр(m t) можно принять А = stein = 720 ч, B = 2t„„, = 8640 ч. Эти гранйцы являются общими для изделий всех видов, эксплуа15 тирующихся на объектах нефтяного производства, для которых будет осуществляться оптимизация межремонтного периода с помощью предлагаемого устройства при изменении условий эксплуатации и уровня технологии и организации ремонта.

Заданное значение относительной погрешности определения межремонтного периода е может быть выбрано из следующего р яда: 0,0001; 0,0005: 0,001; 0,005.

Выбранное значение г также является общим для изделий всех видов.

Распределение времени безотказной работы элементов ., к = 1,2 для изделий, эксплуатирующихся на объектах нефтяного производства, часто подчиняется распределению Вейбулла, функция надежности Р (t), 30 для которого имеет вид где P., Π— параметры формы и масштаба соответственно.

Подставляя (9) при к = 1 и к = 2 в (5), получаем нелинейный преобразователь 19, блок 20 синхронизации, третий, второй н первь;й задатчики 21, 22 и 23 кода.

Нелинейный преобразователь 19 (см. фиг. 2) содержит второй, четвертый, пятый, 45 первый и третий умножители 24 — 28, второй и первый блоки 29 н 30 возведения в сгепень, первый и второй сумматоры 3! и 32, делитель 33, первый и второй задатчнки 34, 35 кода.

Блок синхронизации 20 (см. фиг. 3) содержит с первого по пятнадцатый элементы ИЛИ 36 — 50, распределитель 51 импульсов и генератор 52 импульсов.

Блоки памяти 1 — 5 предназначены для хранения и выдачи двоичных кодов чисел.

Код числа записывается в блок памяти

55 через его информационный вход при подаче на его первый управляющий вход («разрешение приема») сигнала «1», зафиксированный в блоке памяти код числа передает! 314359 ся через его выход при каждой подаче на второй управляющий вход («передача кода») сигнала «!».

Умножители 14 и 15 имеют постоянные масштабные коэффициенты F! и 1 — F соответственно, коды которых 0,382 и 0,618 за фиксированы в этих блоках.

Каждый из коммутаторов 16- — 18 осуществляет передачу на свой выход кода числа, поданного на его первые (второй) информационные входы, если на его первый и второй адресные входы поданы сигналы «1» и «О» («0» и «1») соответственно, а на управляющий вход — сигнал «1».

Задатчики 21, 22 и 23 кода содержит коды чисел {е), {А{ и {a} соответственно; код числа передается на выходы блока при каждой подаче сигнала «1» на его управляющий вход.

В умножители 24 — 28 нелинейного преобразователя записываются коды масштабных коэффи циентов {т}, {1/Н!), {1/О,,,гп, и {т;<) соответственно через их первые информацHQHные входы по сигналам «1», поданным на их третьи управляющие входы («разрешение записи»). В блоки 29 и 30 возведения в степень нелинейного преобразователя записываются коды показателей степени и (р .) соответственно через их первые информационные входы IIо сип!àëàì «1», поданным на Нх третьи управляющие входbl («разрешение записи»). В задатчики 34 и 35 нелинейного преобразователя записываются коды {т., (т — 1) { и T!) соответственно через

Нх информационные входы по сигналам «1», поданным на их первые управляк)щие входы («разрешение записи»,, Код числа (или коды нескольких:.исел) поступает (поступают) в блок, выполняющий какую-либо вычислительную операцию или операцию сравнения (блоки 6, 7, 9 — 15, узлы 24- — 33), через его информационный вход (информационные входы) при подаче:!H его первый управляющий вход («разрешение приема») сигнала «1», а результат работы блока сохраняется в нем и передается па его выход при каждой подач» на второй управляющий вход («передача кода») сигнала «1».

Блок 8 регистрации регистрирует информацию, поданную на его информационные входы при поступлении сигнала «1» на его управляющий вход.

Для этого блоки 1 5, 14 !5 и узлы 34, 35 содержат элементы И на входе и выходе, блоки 6, 7, 9 -11 и узлы 24 — 32 — - на входах и выходе, блоки 12, 13 на входах и выходах, а блоки 21 — 23 — — только на выходе, а блок 8 — только на входах (все эти элементы И не показаны на фиг. 1--3).

Распределитель 51 импульсов блока синхронизации формирует импульс (сигнал «1») в к-и выходной цепи при поступ гении на его вход к-го импульса (к = 1, 23), при поступлении 24-го и т. д. импульсов на

2О

ЗО

4О

5О

55 вход распределителя импульсы вновь появляк>тся на первом и т. д. выхОдах.

Кроме того, на фиг. 3 позициями

53- — 94 обозначены входы и соответствующие им выходы узлов и блоков устройства, отражающие их соединение на схемах фиг. 1 — 3.

Перед началом работы устройства в третий, первый, второй задатчики 21, 22 и 23 записываются коды относительной погрешности е и начальных значений А и В соответстенно, которые являются общими для изделий всех видов.

Рассмотрим оптимизацию периодичности проведения текущих ремонтов по критерию минимума удель ой суммарной продолжительности ремонтов для изделия некоторого лида с помощгяо устройства.

На первый 82 управляющий вход устройства (см. фиг. 2) подается сигнал Ui (см. фиг. 4а), который проходит через первый 82 управляющий вход нелинейного преобразователя (НП) 19 на третьи управляющие входы («разрешение записи») первого, второго, третьего, четвертого и пятого умножителей 24- 28 нелинейного преобразователя и блоков 29 и 30 возведения в степень нелинейного преобразователя, а также на первые управляющие входы («разрешение записи») задатчиков 34 и 35 нелинейного преобразователя.

На первый 87, второй 88, третий 89, четвертыи 90, пятый 91, шестой 92, седьмой

93 и восьмой 94 информационные входы устроиства подаются коды т, 1/Оь 1/(), „ ь ть т (т — 1) и т соответственно. Код m через первый информационный вход 87 НП 19 поступает на первые информационные входы умножителей 24. 27 нелинейного преобразователя и записывается в этих узлах. Коды

1, () и 1/H2 через второй и третий информационные входы 88, 89 НП 19 поступают на первые информационные входы умножителей 25 и 26 нелинейного преобразователя соответственно и записываются в этих узлах. Коды !3>, и тз через четвертый, пятый и шестой информационные входы 90—

92 НП 10 поступают на первые информационные входы блоков 29 и 30 возведения в степень нелинейного преобразователя умножителя 29 нелинейного преобразователя соответственно и записываются в этих узлах. Коды т(т — 1) и т через седьмой и восьмой информационные входы 93, 94 устроиства поступают на информационные входы задатчиков 34 и 35 нелинейного преобразователя и записываются в этих узлах.

Затем, спустя промежуток времени т (ко-.îðûé должен быть больше, чем самая продолжительная операция, выполняемая блоками данного устройства — операция возведения в степень), на второй управляющий вход 83 устройства (см. фиг. 1) подается сигнал ((см. фиг. 4б), который поступает на управляющие входы («переда1314359 ча кода») задатчиков 22 и 23 и первые адресные входы коммутаторов 17 и 18, на вторые адресные входы которых поданы сигналы «О» с первого и второго выходов 77 и 79 блока 13 сравнения (см. фиг. 2). Этот же сигнал U по шине 83 (см. фиг. 1) через вход 83 блока 20 (см. фиг. 3), четырнадцатый элемент 49 ИЛИ блока 20 и двадцать четвертый выход 78 блока 20 поступает (см. фиг. 1) по шине 78 на первый управляющий вход («разрешение приема») первого блока 1 памяти и управляющий вход коммутатора 18, а через пятнадцатый элемент 50 ИЛИ блока 20 (см. фиг. 3) и двадцать пятый выход до блока 20 поступает (см. фиг. 1) по шине 80 на первый управляющий вход («разрешение приема») блока 2 памяти и управляющий вход коммутатора 17. Коды А и В с выходов задатчиков 22, 23 через первые информационные входы коммутаторов 18, 17 соответственно проходят на их выходы и поступают затем на информационные входы блоков 1 и 2 памяти соответственно, где запоминаются.

Далее через промежуток времени т на третий управляющий вход 84 устройства (см. фиг. 3) подается сигнал (/з (см. фиг. 4в), который через первый вход блока 20 поступает на первый вход генератора 52 блока 20.

Генератор 52 блока 20 выдает последовательность тактовых импульсов (см. фиг. 4г) с интервалом между импульсами, равным -., поступающих на вход распределителя 51 бло ка 20, на выходах которого последовательно формируются импульсы (сигналы

«1») (см. фиг. 4д, 4е).

Сигнал «1» с первого выхода распределителя 51 блока 20 через первый выход 53 блока 20 (см. фиг. 3) поступает (см. фиг. 1) по шине 53 на второй управляющий вход («передача кода») блока 2 памяти и первый управляющий вход («разрешение приема») вычитателя 6. Этот же сигнал «1» через первый элемент ИЛИ 36 блока 20 и второй выход 54 блока 20 (см. фиг. 3) поступает (см. фиг. 1) по шине 54 на второй управляющий вход («передача кода») блока 1 памяти. На первый и второй информационные входы вычитателя 6 поступают коды А и В с выходов блоков 1 и 2 памяти соответственно. Вычитатель 6 формирует код

B-А.

Сигнал «1» с второго выхода распределителя 51 блока 20 через третий выход 56 блока 20 (см. фиг. 3) поступает (см. фиг. 1) по шине 55 на второй управляющий вход («передача кода») вычитателя 6 и первые управляющие входы («разрешение приема») умножителей 14, 15, на информационные входы которых поступает код  — А с выхода вычитателя 6. Первый и второй умножители 14, 15 формируют коды (В-А) О 382 и (B-А) 0 61 8 соответственно.

Сигнал «!» с третьего выхода распределителя 51 блока 20 через элемент ИЛИ 36 блока 20 и второй выход 54 блока 20 (см. фиг. 3) поступает (см, фиг. ) по шине 54 на второй управляющий вход («передача кода») блока 1 памяти; этот же сигнал «1» через четвертый выход 56 блока 20 (см. фиг. 3) поступает (см. фиг. 1) по шине 56 на вторые управляющие входы («передача кода») умножителей 14 и 15 и первые управляющие входы («разрешение приема») сумматоров 9 и 10, на первые информационные входы которых поступает код А с выхода блока 1 памяти, а на вторые информационные входы — коды ( — А) 0,382 и ( — А) 0 618 с выходов умножителей 14 и 15 соответственно. Сумматор 9 формирует код

4 = А+( — А) . 0,382, а сумматор !0 — код

4 = А+( — А) 0,618.

Сигнал «1» с четвертого выхода распределителя 51 через пятый выход 57 блока 20 (см. фиг. 3) поступает по шине 57 (см. фиг. 1) на второй управляющий вход («передача кода») сумматора 9, первый управляющий вход («разрешение приема») блока 3 памяти и первый адресный вход коммутатора 16, на второй адресный вход которого подан сигнал «О» с шестнадцатого выхода 68 блока 20. Этот же сигнал «1» с четвертого выхода распределителя 51 через элемент ИЛИ 37 блока 20 и шестой выход

58 блока 20 (см. фиг. 3) поступает по шине 58 на управляющий вход коммутатора

16 (см. фиг. 1), а через второй управляющий вход 58 НП 19 (см. фиг. 2) — на первые управляющие входы («разрешение приема») умножителей 24 и 25 нелинейного преобразователя. Коммутатор 16 пропускает через первый информационный вход на свой выход код i i, который по шине 85 (c». фиг. 1) через девятый информационный вход

85 НП !9 поступает (см. фиг. 2) на вторые информационные входы умножителей 24, 25 нелинейного преобразователя, которые формируют коды in/, и fi 1/О, соответственно.

Сигнал «1» с пятого выхода распределителя (РИ) 51 через элемент ИЛИ 38 блока 20 и седьмой выход 59 блока 20 (см. фиг. 3) проходит по шине 59 (см. фиг. 2) через третий управляющий вход 59 НП 19 на второй управляющий вход («передача кода») умножителя 25 нелинейного преобразователя, первый управляющий вход («разрешение приема») блока 29 возведения в степень нелинейного преобразователя, на второй информационный вход которого поступает код ti - 1/О с выхода умножителя 25, и первый управляющий вход умножителя 26 нелинейного преобразователя; сигнал «1» с выхода элемента ИЛИ 38 блока

20 (см. фиг. 3) через элемент ИЛИ 39, восьмой выход 60 блока 20, шину 60 и четвертый управляющий вход 60 НП 19 (см. фиг. 2) поступает на второй управляющий вход («передача кода») умножителя 24 не1314359

l0 линейного п) еобразователя, на выходе которого появляется код m t;, поступающий на второй информационный вход умножителя 26 нелинейного преобразователя. Блок 29 возведения в степень нелинейного преобразователя формирует код (ti 1/Oi(, а умножитель 26 — код m ° ti . 1/0 .

Сигнал «1» с шестого выхода распределителя 51 через элемент ИЛИ 40 блока 20 и девятый выход 61 блока 20 (см. фиг. 3) поступает по шине 61 через пятый управляющий вход 61 НП 19 (см. фиг. 2) на вторые управляющие входы («передача кода») блока 29 возведения в степень нелинейного преобразователя и умножителя

26 нелинейного преобразователя, на выходах которых появляются коды (ti 1/()i)" и m X

X ti - 1/0 соответственно, и на первые vzzравляющие входы («разрешение приема») умножителя 27 нелинейного преобразователя и блока 30 возведения в степень нелинейного преобразователя. Умножитель 27 нелинейного преобразователя формирует код т ° / 1/()il а блок 30 возведения в степень — код (m- ti - 1/0 )" .

Сигнал «1» с седьмого выхода РИ 51 блока 20 через элемент ИЛИ 41 и десятый выход 62 блока 20 (см. фиг. 3) поступает по шине 62 (см. фиг. 2) через шестой управляющий вход 62 НП 19 на вторые управляющие входы («передача кода») умножителя 27 нелинейного преобразователя и блока

30 возведения в степень нелинейного преобразователя первый управляющий вход («разрешение приема») сумматора 31 нелинейного преобразователя, через первый и второй информационные входы которого поступают коды т (ti 1/8 ) и (т t 1/()2) с выходов умножителя 27 нелинейного преобразователя и блока 30 возведения в степень нелинейного преобразователя соответственно. Сумматор 31 нелинейного преобразователя формирует код Л(т,ti) = и ((К

>< 1/0i) " + (т. ti - 1/О.)" .

Сигнал «1» с восьмого выхода РИ 51 блока 20 через элемент ИЛИ 42 блока 20 и одиннадцатый выход 63 блока 20(см. фиг.

3) поступает (см. фиг. 2) по шине 63 через седьмой управляющий вход 63 НП 19 на второй управляющий вход («передача кода») сумматора 31 нелинейного преобразователя и первый управляющий вход («разрешение приема») умножителя 28 нелинейного преобразователя, на второй информационный вход которого поступает код

Л(т,ti) с выхода сумматора 31 нелинейного преобразователя. Умножитель 28 нелинейного преобразователя формирует код т, X

Х Л(т, ti).

Сигнал «1» с девятого выхода РИ 51 блока 20 через элемент ИЛИ 49 блока 20 и двенадцатый выход 64 блока 20 (см. фиг. 3) поступает (см. фиг, 2) по шине 64 через восьмой управляющий вход 64 НП 19 на вторые управляющие входы («передача ко5 !

О

2О

55 да») задатчиков 34, 35 нелинейного преобразователя и умножителя 28 нелинейного преобразователя и первый управляющий вход («разрешение приема») сумматора 32 нелинейного преобразователя, на информационные входы которого поступ а ют коды т (т — 1), т и Tz l (tn,ti) с выходов задатчиков 34, 35 нелинейного преобразователя и умножителя 28 нелинейного преобразователя соответственно. Сумматор 32 нелинейного преобразователя формирует код

М p(m,ti) == т2 (m-1)+т1+та+Л(т,ti).

Сигнал «1» с десятого выхода РИ 51 блока 20 через элемент ИЛИ 49 блока 20 и тринадцатый выход 65 блока 20 (см. фиг. 3) поступае- (см. фиг. 2) по шине 65 через девятый управляющий вход 65 НП 19 на второй управляющий вход («передача кода») сумматора 32 нелинейного преобразователя и первый управляющий вход («разрешение приема») делителя 33 нелинейного преобразователя; сигнал «1» с выхода элемента ИЛИ 44 блока 20 через элемент ИЛИ

39 блока 20 и восьмой выход 60 блока 20 (см. фиг. 3) поступает по шине 60 через четвертый управляющий вход 60 НП 19 (см. фиг. 2) на второй управляющий вход («передача кода») умножителя 24 нелинейного преобразователя. На первый и второй информационные входы делителя 33 нелинейного преобразователя поступают коды

М !т,t() и и 3) с выходов сумматора 32 нелинейного преобразователя и умножителя 24 нелинейного преобразователя соответстенно. Делитель 33 нелинейного преобразователя формирует код 8 (m, t ) =М" к

Xlm, ti) / (m, ti) . t i. Сигнал «1» с одиннадIzclToI.o выхода РИ 51 блока 20 через элемент ИЛИ 49 блока 20 и четырнадцатый выход 66 блока 20 (см. фиг. 3) поступает (см. фиг. 2) по шине 66 через десятый управляющий вход 66 НП 19 на второй управляющий вход («передача кода») делителя 33 нелинейного преобразователя; этот же сигнал «1» непосредственно через пятнадцатый выход 67 блока 20 (см. фиг. 3) поступает (см. фиг. 2) по шине 67 на первый управляющий вход 67 («разрешение приема») блока 5 памяти. Код S,tin,t, с выхода делителя 53 нелинейного преобразователя через выход НГ! 19 поступае на информационный вход блока 5 памяти, где запоминается.

Сигнал «1» с двенадцатого выхода РИ 51 блока 20 через шестнадцатый выход 68 блока 20 (см. фиг. 3) поступает (см. фиг. 1) по шине 68 на второй адресный вход коммутатора 16, на первый адресный вход которого подан сигнал «О» с пятого выхода 57 блока 20, а также на второй управляющий вход («передача кода») второго сумматора 10 и первый управляющий вход («разрешение приема») блока 4 памяти на информационный вход которого с выхода сумматора 10 поступает код t, коI3!435

«1» через элемент ИЛИ 37 блока 20 и шестой выход 58 блока 20 (см. фиг. 3) поступает (см. фиг. 1) по шине 58 на управляющий вход коммутатора 16, а через второй управляющий вход НП 19 (см. фиг. 2) на первые управляющие входы («разрешение приема») умножителей 24 и 25 нелинейного преобразователя. Коммутатор 16 пропускает через второй информационный вход на свой выход 85 код t> (см. фиг. 1), который по шине 85 через девятый информационный вход 85 НП 19 (см. фиг. 1), который по шине 85 через девятый информационный вход 85 НП 19 (см. фиг. 2) поступает на информационные входы умножителей 24, 25 нелинейного преобразователя, которые формируют коды m t> и t> 1/Ог соответственно.

Сигнал «1» с тринадцатого выхода РИ 51 блока 20 через элемент ИЛИ 38 блока 20 и седьмой выход 59 блока 20 (см. фиг. 3) проходит по шине 59 (см. фиг. 2) через третий управляющий вход 59 НП !9 на второй управляющий вход («передача кода») умножителя 25 нелинейного преобразователя, первый управляющий вход («разрешение приема») блока 29 возведения в степень нелинейного преобразователя, на второй информационный вход которого поступает код

4 . 1/0 с выхода умножителя 25 нелинейного преобразователя и первый управляющий вход умножителя 26 нелинейного преобразователя; сигнал «1» с выхода элемента ИЛИ 38 блока 20 (см. фиг, 3) через элемент ИЛИ 39 блока 20, восьмой выход

60 блока 20 (см. фиг. 3), шину 60 и четвертый управляюгций вход 60 НП 19 (см. фиг. 2) поступает на второй управляющий вход («передача кода») умножителя 24 нелинейного преобразователя, на выходе которого появляется код m - tz, идущий на второй информационный вход умножителя 26 нелинейного преобразователя. Блок 29 возведения в степень нелинейного преобразователя формирует код (t> 1/0<), а умножитель

26 нелинейного преобразователя — код

m 4 1/О.

Сигнал «1» с четырнадцатого выхода

РИ 51 блока 20 через элемент ИЛИ 40 блока 20 и девятый выход 61 блока 20 (см. фиг. 3) поступает по шине 61 через пятый управляющий вход 61 НП 19 (см. фиг. 2) на вторые управляющие входы («передача кода») блока 29 возведения в степень нелинейного преобразователя и умножителя 26 нелинейного преобразователя, на выходах которых появляются коды (1 1/О>)" и т t - 1/0> соответственно, и на первые управляющие входы («разрешение приема») умножителя 27 нелинейного преобразователя и блока 30 возведения в степень нелинейного преобразователя. Ум5

55 ножитель 27 нслннсй г<>i о прс<гбразователя формирует код m . г - I >H,) в, а блок 30 возведения в тепень — код (m г 1/О>)"

Сигнал «1» с пятнадцатого выхода РИ 51 блока 20 через элемент ИЛИ 41 блока 20 и десятый выход 62 блока 20 (см. фиг. 3) поступает по шине 62 (см. фиг. 2) через шестой управляющий вход 62 НП 19 на вторые управляющие входы («передача кода») умножителя 27 нелинейного преобразователя и блока 30 возведения в степень нелинейного преобразователя и первый управляющий вход («разрешение приема») сумматора 31 нелинейного преобразователя, через первый и второй информационные входы которого поступают коды ггг!/ X

Х 1/Bi) и (т г> 1/0>)г> с выходов умножителя 27 нелинейного преобразователя и блока 30 возведения в степень нелинейного преобразователя соответетвеHно. Сумматор 31 нелинейного преобразователя формирует код Л(ггг,ti) =mX

К (г> . I/6<) + гггг . г>. 1/Сь>)1

Сигнал «1» с шестнадцатого выхода РИ

51 блока 20 через элемент ИЛИ 42 блока 20 и одиннадцатый выход 63 блока 20 (см. фиг, 3) поступает (см. фиг. 2) по шине 63 через седьмой управляющий вход

63 НП 19 на второй управляющий вход («передача кода») сумматора 31 нелинейного преобразователя и первый управляющий вход («разрешение приема») умножителя

28 нелинейного преобразователя, на второй информационный вход которого поступает код Y(m,t>) с выхода сумматора 31 челинейного преобразователя. Умножитель 28 нелинейного преобразователя формирует код т,3 .. <(m, 2).

Сигнал «1» с семнадцатого выхода РИ 51 блока 20 через элемент ИЛИ 43 блока 20 и двенадцатый выход 64 блока 20 (см. фиг. 3) поступает (см. фиг. 2) по шине 64 через восьмой управляющий вход 64 НП 19 на вторые управляющие входы («передача кода») задатчиков 34 и 35 нелинейного преобразователя и умножителя 28 нелинейного преобразователя и первый управляющий вход («разрешение приема») сумматора 32 нелинейного преобразователя, на информационные входы которого поступают коды т> >. (ггг — 1), т> и т> . Л(т, г>) с выходов задатчиков 34, 35 нелинейного преобразователя и умножителя 28 нелинейного преобразователя соответстенно. Сумматор 32 нелинейного преобразователя формирует код . И р(т, l",) = т (ггг — 1)+т<+тз - Л(ггг, г >).

Сигнал «1» с восемнадцатого выхода РИ

51 блока 20 через элемент ИЛИ 44 блока 20 и тринадцатый выход 65 блока 20 (см. фиг. 3) поступает (см. фиг. 2) по шине

65 через девятый управляющий вход 65 НП

19 на второй управляющий вход («передача кода») сумматора 32 нелинейного преобразователя и первый управляющий вход («разрешение приема>;) делителя 33 нели1314359

14

13 нейного преобразователя; сигнал «!» с выхода элемента ИЛИ 44 блока 20 через элемент ИЛИ 39 блока 20 и восьмой выход

60 блока 20 (см. фиг. 3) поступает по шине 60 через четвертый управляющий вход

60 НП 19 (см. фиг, 2) на второй управляющий вход («передача кода») умножителя

24 нелинейного преобразователя. На первый и второй информационные входы делителя 33 нелинейного преобразователя поступают коды М р(ш,t ) и т - 4 с выходов сумматора 32 нелинейного преобразователя и умножителя 24 нелинейного преобразователя соответстенно. Делитель 33 нелинейного преобразователя формирует код S„(m l I) = М р X

X (m,4) / (m . 4). Сигнал «1» с девятнадцатого выхода .РИ 51 блока 20 через элемент ИЛИ 46 блока 20 и семнадцатый выход 69 блока 20 (см. фиг. 3) поступает (см. фиг. 1) по шине 69 на второй управляющий вход («передача кода») блока

4 памяти и первый управляющий вход («разрешение приема») вычитателя 7; этот же сигнал «1» через элемент ИЛИ 47 блока 20 и восемнадцатый выход 70 блока 20 (см. фиг. 3) поступает (см. фиг. 1) по шине

70 на второй управляющий вход («передача кода») блока 3 памяти. На первый и второй информационные входы вычитателя 7 поступают коды t и tz с выходов блоков 3 и 4 памяти соответственно. Вычитатель 7 формирует абсолютнук) величину (без знака) кода At = It — t l.

Сигнал «1» с двадцатого выхода РИ 51 блока 20 через девятнадцатый выход 71 блока 20 (см. фиг. 3) поступает (см. фиг. 1) по шине 71 на второй управлякнций вход («передача кода») вычитателя 7 и первый управляющий вход («разрешение приема») делителя 11; этот же сигнал «1» через элемент ИЛИ 47 блока 20 и восемнадцатый выход 70 элемента 20 (см. фиг. 3) поступает (см. фиг. 1) по шине 70 на второй управляющий вход («передача кода») блока

3 памяти. На первый и второй информационные входы делителя 11 поступают коды и ti с выходов вычитателя 7 и блока 3 памяти соответственно. Делитель 11 формирует код гч = At)ti.

Сигнал «1» с двадцать первого выхода

РИ 51 блока 20 через двадцатый выход 72 блока 20 (см. фиг. 3) поступает (см. фиг. 1) по шине 72 на вторые управляющие входы («передача кода») делителя 11 и задатчика 21 и первый управляющий вход («разрешение приема») блока 12 сравнения, на информационные входы которого поступают коды б и е с выходов делителя 11 и задатчика 21. Блок 12 сравнения осуществляет сравнение кодов 6 и е.

Сигнал «1» с двадцать второго выхода

РИ 51 блока 20 через двадцать первый выход 73 блока 20 (см. фиг. 3) поступает (см. фиг. 1) по шине 73 на второй управляющий вход («передача кода») блока 12

55 сравнения, который формирует на своих выходах в зависимости от результата сравнения следующие сигналы: у = 1, у = О, если

6,:) в; у = — О, у = 1, если 6, (е, где уь уг — сигналы, формируемые на первом и втором выходах блока 12 сравнения.

Рассмотрим сначала случай, когда 6 )

) E, т. е. gi = 1, ур = О (см. фиг. 4ж, 4з).

Сигнал «1» с первого выхода 74 блока 12 сравнения (см. фиг, 1) по шине 74 через второй вход 74 блока 20 (см. фиг. 3), элемент ИЛИ 45 блока 20, четырнадцатый выход 66 блока 20 (см. фиг. 3) и далее по шине 66 через десятый управляющий вход

66 НП 19 (см. фиг. 2) поступает на второй управляющи" вход («передача кода») делителя 33 нелинейного преобразователя; этот же сигнал «1» с второго входа 74 блока 20 (см. фиг. 3) через элемент ИЛИ

48 блока 20 и двадцать второй выход 75 блока 20 (см. фиг. 3) проходит (см. фиг. 2) по шине 75 на второй управляющий вход («передача кода») блока 5 памяти и первый управляющий вход («разрешение приема») блока 13 сравнения. На информационные входы блока 13 сравнения поступают коды S„(m,tl) и S„(m>t ) с выхода блока 5 памяти непосредственно, а с выхода делителя 33 нелинейного преобразователя — через выход НП 19. Блок 13 сравнения осуществляет сравнение кодов

S„(m tj) и S (m t>).

Сигнал «1» с двадцать третьего выхода

РИ 51 блока 20 (см. фиг. 4и) через двадцать третий выход 76 блока 20 (c». фиг. 3) поступает (см. фиг. 2) по;пине 76 на второй управляющий вхо.< («передача кода») блока 13 сравнения. который формирует на своих выходах в зависимости от результата сравнения следующие сигналы:

7 == 1, 2 = О, если Я,(„,,l ) ) SÄ(m,t,;; Z =

= О, 2 = 1, если S,(m,t;1(S„, m,t „где

Z, Zg — сигналы, формируемые на первом и втором выходах блока 13 сравнения. Если S„(m,fi) ) S,(m,Ь), т. е. Zi = 1, а

Zg — = О, (см. фиг. 4к, 4л), то сигнал «1» с первого выхода 77 блока !3 сравнения (см. фиг. 2) по шине 77 через третий Bxo j 77 блока 20 (см. фиг. 3}, элемент ИЛИ 47 блока 20 и восемнадцатый выход 70 блока

20 поступает (см. фиг. 1) по шине 70 на второй управляющий вход («передача кода») блока 3 памяти; этот же сигнал «1» с третьего входа 77 блока 20 через элемент

ИЛИ 49 блока 20 управления и двадцать четвертый выход 78 блока 20 (см. фиг. 3) поступает (см. фиг. 1) по шине 78 на первый управляющий вход («разрешение приема») блока 1 памяти и управляющий вход коммутатора 18.

Сигнал «1» с первого выхода 77 блока 3 сравнения (см. фиг. 2) по шине 77 поступает также (см. фиг. 1) на второй адресный вход коммутатора 18, на первый адресный вход которого подан сигнал «О» с!

1314359

5 10

Формула изобретения

55 второго управляющего входа 83 устройства.

С выхода блока 3 памяти код t через второй информационный вход коммутатора 18 и его выход поступает на информационный вход блока 1 памяти, в котором стирается хранившийся там код А и записывается код ti, т. е, в качестве новой левой границы интервала поиска минимума функции $ (т,t) принимается значение ti. Если

S(т t ) (S (m4), т. е. Z = О, à Z = (см. фиг. 4к, 4л), то сигнал «1» с второго выхода 79 блока 13 сравнения (см. фиг. 2) через четвертый вход 79 блока 20 (см. фиг.

3), элемент ИЛИ 46 блока 20 и семнадцатый выход 69 блока 20 (см. фиг. 3) поступает (см. фиг. 1) по шине 69 на второй управляющий вход («передача кода») блока

4 памяти; этот же сигнал «1» с четвертого входа 79 блока 20 через элемент ИЛИ 50 блока 20 и двадцать пятый выход 80 блока 20 (см. фиг. 3) поступает (см. фиг. 1) по шине

80 на первый управляющий вход («разрешение приема») блока 2 памяти и управляющий вход коммутатора 17.

Сигнал «1» с второго выхода 79 блока 13 сравнения (см. фиг. 2) по шине 79 поступает также (см. фиг. 1) на второй адресный вход коммутатора 17, на первый адресный вход которого подан сигнал «О» с второго управляющего входа 83 устройства.

С выхода блока 4 памяти код 4 через второй информационный вход второго коммутатора 17 и его выход поступает на информационный вход блока 2 памяти, в котором стирается хранившийся там код В и записывается код 1, т. е. в качестве новой правой границы интервала поиска минимума функции S (m, t) принимается значение

4.,д,альнейшая работа устройства происходит аналогично описанному выше, т. е. вновь на первом, втором и т. д. выходах РИ 51 блока управления формируются сигналы «1», которые управляют работой остальных блоков устройства.

Рассмотрим теперь случай, когда 6 (е, т. е. pi = О, а у = 1 (см. фиг. 4ж, 4з).

Сигнал «1» с второго выхода блока 12 сравнения (см. фиг, 1) поступает на управляюц ий вход («разрешение приема») блока

8 регистрации, а по шине 81 (см. фиг. 3) через пятый вход блока 20, элемент ИЛИ 48 б,ока 20 и двадцать второй выход 75 блока 20 поступает по шине 75 (см. фиг. 2) на второй управляющий вход («передача кода») блока 5 памяти; этот же сигнал «!» с пятого входа 81 блока 20 (см. фиг. 3) через элемент ИЛИ 47 блока 20 и восемнадцатый выход 70 блока 20 поступает (см. фиг. 1) по шине 70 на второй управляющий вход («передача кода») блока

3 памяти. С выхода блока 5 памяти (см. фиг. 2) по шине 86 и выхода блока 3 памяти (см. фиг. 1) коды 5 (т,ti) и соответственно проходят через преобразователи двоичного кода в десятичный

50 (не показанные на схеме устройства) и поступают в виде десятичных кодов Б, (m, t ) и

t на информационные входы блока 8 регистрации, где регистрируются в качестве оптимальных значений.

По этому же сигналу «1», идущему с пятого входа 81 блока 20 на второй управляющий вход генератора 52 блока 20 (см. фиг. 4м), прекращается генерация тактовых импульсов.

Оптимизация периодичности проведения текущих ремонтов для следующего изделия осуществляется аналогично.

1. Устройство для определения оптимального периода ремонта изделия, содержащее первый задатчик кода, выход которого соединен с первым входом первого коммутатора, нелинейный преобразователь, выход которого подключен к первому входу первого блока сравнения, первый выход которого соединен с вторым входом первого коммутатора, первый сумматор, делитель и блок регистрации, отличающееся тем, что, с целью повышения точности устройства, в него введены задатчики кода, блоки памяти, коммутаторы, вычитатели, умножители, сумматоры, блоки сравнения и блок синхронизации, первый вход нелинейного преобразователя является первым входом устройства, объединенные первые входы блока синхронизации, второго коммутатора, входы первого и второго задатчиков кода и третий вход первого коммутатора являются вторым входом устройства, второй вход блока синхронизации является третьим входом устройства, выход второго задатчика кода соединен с вторым входом второго коммутатора, выход которого подключен к входу первого блока памяти, выход которого соединен с первыми входами первого и второго сумматоров и первого вычнтателя, выход которого подключен к первым входам первого и второго умножителей, выходы которых подключены соответстенно к вторым входам первого и второго сумматоров, выходы которых соединены соответственно с первым и вторым входами третьего коммутатора, выход которого подключен к второму входу нелинейного преобразователя, выход первого коммутатора соединен с Входом второго блока памяти, выход которого подключен к второму входу первого вычитателя, выходы. первого и второго сумматоров соединены соответственно с входами третьего и четвертого блоков памяти, выход последнего из которых подключен к четвертому входу первого коммутатора и к первому входу второго вычитателя, выход которого соединен с первым входом делителя, выход которого подключен к первому входу второго блока сравнения, первый выход которого соединен с первым входом блока реl8

pm бл. 20(узелР

n бл (узль

50) 0m (узе

Отб

0mб (узе

0т (узел

0m (узел

Юл ел

Олб (ysen

0л, 20 ел5 ) /1 дЛ. 19 (узЛь 2О 25) Фиг. 1 гистрации ll c .1I(Tbllì входом олока синхронизации, второй выход второго блока сравнения подключен к четвертому входу блока синхронизации, выход третьего блока памяти соединен с вторыми входами второго вычитателя, делителя, блока регистрации и с третьим входом второго коммутатора, выход нелинейного преобразователя подключен к входу пятого блока памяти, выход которого соединен с вторым входом первого блока сравнения и с третьим входом блока регистрации, второй выход первого блока сравнения подключен к четвертому входу второго коммутатора, выход третьего задатчика кода соединен с вторым входом второго блока сравнения, первый и второй выходы первого блока сравнения подключены соответственно к пятому и шестому входам блока синхронизации, выходы которого соединены с управляющими входами всех узлов устройства кроме первого и второго задатчиков кода.

2. Устройство по п. 1, отличающееся тем, что нелинейный преобразователь содержит умножители, блоки возведения в степень, сумматоры, делитель, задатчики кода, об ьединенные первые входы первого и второго задатчиков кода, с первого по пятый умнож11тслей и первого, второго блоков возве1 1 ия в степень являются первым входом . инейного преобразователя, объединенные ые входы второго и четвертого умножи1елей являются вторым входом нелинейного преобразователя, выход четвертого умножителя соединен с BTopI>IM входом второго блока возведения в степень, выход которого подключен к второму входу первого умножителя, выход которого соединен с первым входом первого сумматора, выход которого подключен к второму входу третьего умножителя, выход которого соединен с первым входом второго сумматора, выход которого подключен к первому входу делителя, выход

15 которого является выходом нелинейного преобразователя, выход второго умножителя подключен к второму входу делителя и второму входу пятого умножителя, выход которого соединен с вторым входом первого

20 блока возведения в степень, выход которого подключен к второму входу первого сумматора, выходы первого и второго задатчиков кода соединены соответственно с вторым и третьим входами второго сумматора, управляющие входы всех узлов нелинейного преобразователя являются его управляющими входами. бл.г0 ел Ф5/ т блЛ бл 20 зел 47) тбл.5 л. 20

Ы I(7, 5Z) т ФХФ8)

20 бл."20 (у3ел

51) т ЕлЮ

ЕЛ 5)) ! 314 359

0тбл. 1о

Огп бл.20 58

) Е0 0m .

От бл.20 уьел70) 0r&

0m бл. елФ2) (òã(/77

0т

A узел

0m бл.1г кбл кбл. г,б бл.13

Кбл

1Ф,1

6п.1г

0m Юл.. кбл

9,10, r4,1б

xnan. 8 Рог. 2

Кбл.19 КЙ .18 Кбл.9;rJ

0тбп.

20 ел ц) 0тбл.

20 ел ФФ)

0т бл.20 ел м) тбл.

20 л51) л.20

Ф8) (:ос-авитеаь Н. Баганова

Г арсд И. Верес KoI.t)L геI" I Л. а вс !

:-.гаа l70 (<);I (Illa Р! с .с, .!:CI по делам взэбвс 1l. вв, .

I ";..X IliсКЛЯ HHб...1. 4,,:с в : i . г. 3 iK oI)o., . I. I I I <