Модуль процессора цифровой фильтрации

 

Изобретение относится к области вычислительной техники и предназначено для использования в распределенных микропроцессорных системах цифровой обработки речевых и акустических сигналов. Цель изобретения - сокращение аппаратурных затрат. Для достижения поставленной цели в состав модуля процессора входят сдвиговые per гистры, мультиплексор, блок памяти, сумматор, регистр, счетчик адреса, регистры, блок ключей и блок управления . Наличие выходов переноса сумматора дает возможность объединять модули процессоров с целью увеличения разрядности. 1 з.п. ф-лы, 5 ил. (Л со о: vl

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4026000/24-24 (22) 24,02.86 (46) 07,06.87. Бюл. У 21 (71) Московский инженерно-физический институт (72) К.В. Воробьев, С.С. Мынкин и Ю.П. Фирстов (53) 681.32(088.8) (56) Рабинер Л., Гоулд Б. Теория и применение цифровой обработки сигналов.-М,: Мир, 1978, Гольденберг Л.M. и др. Цифровые устройства на интегральных схемах в технике связи.-М.: Связь, 1979, с. 161, рис. 5.31.

„.Я0„„1 16074 А1 (5ц4 НОЗН 17 04 G06 F 15353 (54) МОДУЛЬ ПРОЦЕССОРА ЦИФРОВОЙ

ФИЛЬТРАЦИИ (57) Изобретение относится к области вычислительной техники и предназначено для использования в распределенных микропроцессорных системах цифровой обработки речевых и акустических сигналов. Цель изобретения — сокращение аппаратурных затрат. Для достижения поставленной цели в состав модуля процессора входят сдвиговые ре-, гистры, мультиплексор, блок памяти, сумматор, регистр, счетчик адреса, регистры, блок ключей и блок управления. Наличие выходов переноса суммаФ тора дает возможность объединять модули процессоров с целью увеличения разрядности. 1 з.п. ф-лы, 5 ил.

1 1316074

С(ли

20 (2) 25

50

Изобретение относится к вычислительной технике и предназначено для использования в распределенных микропроцессорных системах цифровой обработки речевых и акустических сигналов.

Цель изобретения — сокращение аппаратурных затрат.

На фиг. 1 представлена схема модуля процессора цифровой фильтрации; на фиг. 2 — структура блока управления; на фиг. 3 — временные диаграммы, поясняющие функционйрование процессора; на фиг. 4 — структурное представление многопроцессорной системы; на фиг. 5 — структурная схема, поясняющая воэможности повышения разрядности обрабатываемых данных.

Модуль процессора цифровой фильтрации содержит сдвиговый регистр 1, сдвиговые регистры 2 — 5, мультиплексор 6, блок 7 памяти, сумматор 8, регистр 9, счетчик 10 адреса, регистры

11 и 12, блок 13 ключей, блок 14 управления, Блок 14 управления (фиг. 2) содержит регистр (команд) 15, дешифратор (микрокоманд 16), регистр (микрокоманд) 17, регистр 18, узел 19 ключей и счетчик 20 циклов.

Моудль процессора цифровой фильтрации выполняет линейные операции табличными методами вычислений.

Особенность функционирования предлагаемого устройства в многопроцессорной системе (фиг, 4) характеризуется тем, что перед началом работы цифрового фильтра, образованного из последовательно соединенных секций, производится вычисление таблиц частичных произведений одним из специа лизированных процессоров системы и их загрузка в накопители модуля процессоров цифровой фильтрации, Содержимое накопителей соответственно меняется при изменении коэффициентов фильтра.

Управление модулем процессора микропрограммное. Процессор оперирует

1Ü-разрядными числами с фиксированной запятой. Ввод и вывод данных производится по одной двунаправленной шине.

Устройство работает следующим образом.

Проводя алгоритм вычислений, рассмотрим подробно вычисление процессором фильтра набора операций. Операции рекурсинной и нерекурсивной фильтрации сводятся к вычислению линейной комбинации нида

5 у=,> а,х

1*1 у(пТ)=а„х„+а„„х„1+ a„2 x„ã+

+b Y +Ь

>-1 П-2 п-2)1 1 где а — постоянные коэффициенты; х, — данные; у — результат вычислений. Все числа представлены в дополнительном двоичном коде с фиксированной запятой. Выражение (1) можно привести к виду

5 5 у=(...((Q а,х1)2 + а;х2)2 +

1c1 т1

+...+ » а.х, ) 2

Суммы, стоящие в круглых скобках, и представляющие собой выражения вида

Г у = K. х, (3) назовем частичными суммами. Величины

1 х. являются j-ми двоичными разрядами

1 переменной х.. Очевидно, что любая

1 частичная сумма у является при известных (а,,а,а1,а,а ) некоторой комбинацией иэ этих коэффициентов; число комбинаций равно N = 2 =32, т.е. любое у может принять одно иэ 32 возможных значений. Вычисляя предварительно эти значения, получаем таблицу, из которой можно выбрать соответствующее значение у". Совокупность (х„,х,х,х,х в выражении (3) назовем разрядным срезом. Каждому разрядному срезу соответствует у1— частичная сумма, которая выбирается из таблицы. Складывая частичные суммы, начиная с младших разрядов со сдвигом вправо, соответственно выражению (2) получаем значение у в результате 16 операций сложения. !

Таблица записывается в накопитель емкостью 16 разрядов х 32 слова таким обраэом1 что каждая, частичная сумма находится в ячейке с адресом, равным соответствующему разрядному срезу, Адресуя оперативный накопитель разрядным срезом, получаем на его выходе нужную частичную сумму.

Вычисление произведения на постоянный коэффициент вида

1316074 (4) у = Ь ° x можно рассматривать как частный случай алгоритма вычисления (1).

Действительно, записав (4) в виде 5 у= ((b.(х 2 +x а. 2 + хэ 2 + x 2 +

+ х 2- çj 2 "+ (b (x 2 + х 2 +

+ х8. 2-" + х . 2-"o+ к 4.2-" ) „ - +

+ (b (1. 2- + 4.2-Ф+ т 2-1

+ x 2 o + x 3.2 )) можно заметить, что выражения в квадратных скобках тоже представляют со- 20 бой частичные суммы, принимающие N-=32 возможных значений. Поэтому из них также составляется таблица, только адресуется она не разрядным срезом, а результатом прореживания разрядной сетки числа х через три согласно выражению (5), Результат у получается за четыпе операции сложения со сдвигом.

Аппаратная часть функционирует следующим образом.

Код команды записывается по внешнему сигналу "Запись" в регистр 15 и дешифруется на дешифраторе 16, в результате чего получается 20-разряд- 35 ный код микрокоманды, который записывается в регистр 17 после того, как микрокоманда записана в регистр 17, в регистр 15 может быть занесена уже следующая команда, 40

Микрокоманда инициируеТ все сигналы, которые должны быть задействованы в данной команде (операции). Для того, чтобы каждый из сигналов сработал в свое время, шины микрокоман- 45 ды проходят через узел 19 ключей, управляемый сигналами регистра 18, который формирует временную Последовательность действий сигналов микрокоманды. Регистр 18 работает от двух 50 тактовых импульсов С! и С2 частотами 8 и 1 ИГц (фиг. 4). Промежуток времени в 1 мкс называется элементарным циклом. Число элементарных циклов отсчитывается счетчиком 20 и зависит 55 рт выполняемой команды.

После выполнения должного количества элементарных циклов происходит разблокировка дешифратора 16 и приведение к исходному состоянию регистра 18. Обнуление счетчика 20 осуществляется сигналом "Сброс". Сигналом "ХХ" можно блокировать узел ключей.

Функционирование процессора после включения и установки в исходное состояние обычно начинается с команды "Запись таблицы". По этой команде регистр 11 переходит в режим сквозного пропускания, в блок 7 памяти по адресующим сигналам счетчика 10 заносит я таблица вычислений, например, для рекурсивной фильтрации, Дальше по команде Запись в регистр входа" заносятся данные в регистр 11. Это первая точка последовательности.Сдвиговые регистры 1 — 5 обнулены.

Дальше подается команда "Фильтрация рекурсивная". По этой команде происходит перезапись входной величйны из регистра 11 в сдвиговые регистр

1. На сдвиговых выходах сдвиговых регистров 1 — 5 появляются младшие разряды записанных в них чисел. Этот разрядный срез через мультиплексор 6 подается на адресные входы блока 7 памяти, на выходе которого появляется соответствующая частичная сумма.

На сумматоре 8 она складывается с нулем, так как регистр 9 предварительно обнулен и сумма записывается в регистр 9. Сдвиговые регистры 1 — 5 сдвигаются на 1 разряд, в результате .чего на сдвиговых выходах появляется следующий разрядный срез. На этом заканчивается первый элементарный цикл.

Временная диаграмма последовательности прохождения сигналов во время элементарного цикла приведена на фиг. 3.

Следующий цикл проходит аналогично, в результате чего в регистре 9 образуется сумма двух частичных сумм, а после 16 циклов получается величина первой точки выходной последовательности. Она переписывается в регистры 12 и 5.

Входы и выходы последовательного вывода информации регистров обычно коммутируются так, чтобы в процессе работы данные в последовательном коде переходили из регистра в регистр, в данном случае из 1 в 2, из 2 в 3, и, з 5 в 4. Тогда в сдвиговых регистрах 1 — 5 данные всегда будут обра1316074 зовывать последовательность, соответствующую рекурсивной фильтрации. Также последовательно данные могут заноситься и в сдвиговый регистр и тогда не нужна команда "Зап.HP.1". Также из сдвигового регистра 4 данные могут переписываться в следующую секцию, что удобно для каскадного соединения фильтров. Выполнение команды

"Фильтрация нерекурсивная" отличается коммутацией входов-выходов сдвиговых регистров 1 — 5 и тем, что в последнем цикле результат не записывается в сдвиговый регистр 5. В остальном все аналогично. Входная величина переписывается из регистра 11 в регистр

1. На сдвиговых выходах сдвиговых регистров 1 — 5 появляются младшие разряды записанных в них чисел. Дальше идет первый элементарный цикл, второй и т.д. При сдвиге операндов в регистрах содержимое первого регистра переходит во второй, второго — в третий и т.д. по порядку. После 16-го элементарного цикла результат записывается в регистр 12.

Команда умножения на постоянный коэффициент нУмн-К" выполняется над одним числом, записанным в первый регистр, Умножение производится согласно формуле (5). Для формирования соответствующего пятиразрядного аналога разрядному срезу при фильтрации используется прореживание по разрядам через три, как показано в формуле (5). Лппаратно это выполняется мультиплексором, к которому соответствующим образом присоединены шины сдвигового регистра 1, собранные в три группы по пять разрядов. Умножение занимает четыре элементарных цикла, Четвертый цикл необходим для учета 1б-ro знакового разряда. Результат записывается в регистр 12.

Из регистра 12 результата считывается открыванием блока 13 ключей, который переводится в режим пропускания управляющим сигналом девятого входа модуля процессора °

Наличие выходов переноса сумматора дает возможность объединять модули процессоров с целью увеличения разрядности, например, как показано на фиг. 5, где "Секция I" обрабатывает старшие разряды, а Секция II" младшие.

1. Модуль процессора цифровой фильтрации, содержащий блок памяти, 5 первый регистр, сумматор, пять сдвиговых регистров, причем выход блока памяти подключен к первому информационному входу сумматора, информационный выход которого подключен к ин1О формационному входу первого регистра, выход которого подключен к второму информационному входу сумматора,. выход переноса которого является выходом переноса процессора, входом переноса которого является вход переноса сумматора, входы последовательного занесения первого, второго, третьего, четвертого и пятого сдвиго1! вых регистров являются входами соответственно первого, второго, третьего, четвертого и пятого коэффициентов первой группы процессора, выход первого регистра подключен к входу параллельного занесения информации пятого сдвигового регистра, о т л ич а ю шийся тем, что, с целью сокращения аппаратурных затрат, он содержит блок управления, мультиплексор, счетчик адреса, второй и третий регистры, блок ключей, причем выход второго регистра подключен к информационному входу блока памяти и входу параллельного занесения информации первого сдвигового регистра, выходы первой, второй и третьей групп разрядов которого подключены соответственно к первому, второму и третьему информационным входам мультиплексора, выход которого подключен к информационному входу блока памяти, адресный вход которого подключен к первому выходу блока управления, второй и третий выходы которого подключены соответственно к управляющему входу мультиплексора и счетному входу счетчика адреса, информационный выход которого подключен к четвертому информационному входу мультиплексора, четвертый выход блока управления подключен к тактовым входам сдвиговых регистров с первого по пятый, выходы последовательной выдачи информации которых соединены с входами коэффициентов соответственно с первого по пятый второй группы процессора и поразрядно подключены к пятому информационному входу мультиплексора, пятый выход блска управления

Фoр муJJ а и 3oбретения

1316 подключен к тактовому входу первого регистра, выход которого подключен к информационному входу третьего регистра, выход которого подключен к информационному входу блока ключей, вы- ход которого подключен к информационному входу второго регистра и является информационным выходом процессора, входом разрешения записи информации и входом выбора режима которого 10 являются соответственно вход разрешения записи второго регистра и управляющий вход блока ключей, тактовый вход третьего регистра и установочный вход первого сдвигового регистра под- 15 ключены соответственно к шестому и седьмому выходам блока управления, входы с первого по шестой которого являются соответственно входом кода команды, входом разрешения записи ко-20 манды, первым и вторым тактовыми входами, входом сброса и третьим тактовым входом процессора.

2. Процессор по п. 1, о т л и ч аю шийся тем, что блок управления 25 содержит узел ключей, счетчик, первый, второй и третий регистры, дешиф1ратор, выход которого подключен к ин074 8 формационному входу первого регистра, выход которого подключен к первому информационному входу узла ключей и установочному входу счетчика, информационный выход которого подключен к информационному входу второго регистра и первому входу дешифратора, второй вход которого подключен к выходу третьего регистра, информационный вход и вход разрешения записи которого являются соответственно первым и вторым входами блока, третьим и четвертым входами которого являются соответственно тактовый и установочный входы второго регистра, информационный выход которого подключен к второму информационному входу узла ключей, выходы с первого по седьмой которого являются соответственно пятым, первым, вторым, третьим, четвертым, седьмым и шестым выходами блока, пятым входом которого является вход сброса счетчика, счетный вход которого соединен с тактовым входом первого регистра и подключен к выходу старшего разряда второго регистра,.а управляющий вход узла ключей является шестым входом блока.

1316074

1юкс

oBI7

Рие. 5

Фиг. Ч

Редактор H.Ëàçàðeíêo

3ака з 237 2/ 56

Производственно — полиграфическое предприятие, г. Ужгород, ул. Проектна я, 4

18, бх2

18, ЬХЗ бых б

Юых 7

Doux У бых У

Dbe 15 два 12

Составитель A.Áàðàíîâ

Техред И.Попович Корректор M.Äåì÷ пс

Тирая 901 11одпис н ое

ВНИИПИ Государственного комитета СССР по делам изобретений и огкрытий

113035, Москва. Ж-35, Раушская наб., д. 4/5