Устройство для обработки видеоинформации
Изобретение относится к вычислительной технике. Целью изобретения является повышение помехоустойчивости отображения информации. Устройство содержит блок 1 памяти, блс1К аналого-цифрового преобразования, коммутатор 3, регистр 4, блок 5 формирования тактовых импульсов, дешифратор 6, блок 7 формирования адреса, селектор 8, синхрогенератор 9, блок 10 формирования цифровых видеосигналов , блок 11 буферной памяти, блок 12 отображения, блок 13 формирования прерываний, элементы И 14,15, элемент ИЛИ-НЕ 16, регистр 17. 1 з.п. ф-лы, 7 ил. (С (/: с кте lAw - уч7 eCfiitc ,Ks4l
СОЮЗ СОВЕТСКИХ
СООИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (19) (11) А1 а)) 4 G 06 F 15/64
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К А BTOPCHOMV СВИДЕТЕЛЬСТВУ
R(:f- г).
i i3, ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4029194/24-24 (22) 26.02 ° 86 (46) 07.07.87 Бкзп. Ч 25 (72) Н.M.Иванов, Б.И.Мазурик и B.Â.ßêîâëåâ (53) 681.3.019(088.8) (56) Опубликованная заявка РСТ
К 81/03234, кл. G 06 F 13/06, 1981.
Мазурик Б.И., Яковлев В.В. и др.
О применении и принципах построения систем анализа видеоинформации при неразрушаюшем контроле качества ма— териалов и изделий электронной техники.-Электронная техника, сер. 8, 1983, выл. 6, с . 4 1 — 50. (54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ВИДЕОИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике. Целью изобретенияя явля ется повыше ни е помехоус т ойчивости от< бражения информации. Устройство содержит блок 1 памяти, бл< к 2 аналого-цифрового преобразования, коммутатор 3, регистр 4, блок 5 формирования тактовых импульсов, дешиф— ратор 6, блок 7 формирования адреса, селектор 8, синхрогенератор 9, блок 10 формирования цифровых видеосигналов, блок 11 буферной памяти, блок 12 отображения, блок 13 формиро- Я вания прерываний, элементы И 14,15, элемент ИЛИ-HE 16, регистр 17.
1 з и. ф лы, 7 ил.
1322320 2 преобразованием этих сигналов в три аналоговых видеосигнала, которые и поступают на соответствующие входы блока 12.
Узел формирования цветовой шкалы формирует в нижней части экрана блока 12 закон цветового кодирования.
Цифразнакавый генератор формирует и правой части экрана значения пороговых уровней, заданных в схеме цветового кодирования. Узел формирования метки формирует на экране блока 12 метку в виде мигающей точки, которая может перемещаться. Значение информации, хранящейся в ячейке блока 1 памяти, имеющей адрес, соответствующий координатам метки, выводится через цифразнаковый генератор на экран блока 12.
Блок 11 нь<палнен на сдвиговых регистрах с параллельной записью, параллельная запись и сдвиг информации осуществляются по отрицательному фронту ТИ, а выбор режима (параллельная запись или сдвиг) определяется сигналом на входе управления.
Блок 12 представляет собой, например, стандартное устройство типа ВК51Ц61, ВК59Ц60, ВК40Ц60, которыми оснащены телецентры страны, или специальный манитор, Входящий, например в ЭВМ "Электроника-85".
Блок 13 предназначен для выделения полного цикла при асинхронном обращении к блоку 1 памяти от внешних устройств, Принципиальная схема для формирования импульсов, соответствующих циклу обращения от одного из внешних источников, приведена на фиг.5, а временные диаграммы работы данной схемы — на фиг,б. Сигнал управления (фиг.б г) поступает от одного из внешних источников к входам 1,3 и 4, па которым происходит выделение цикла. На фиг,б показан сигнал управления на втором входе блока 13, а на фиг.б Б — границы циклов обращения к блоку 1 памяти. Сигнал. управления, приходящий от одного из внешних источников (фиг.б а ), поступает на установочный вход триггера 27 и устанавливает его (фиг.б ). пальзовлно при дистанционных исследовапиях природных ресурсов Земли, в геологии, медицине, при неразруша<о<цем контроле качества изделий, Цель изобретения — повышение помехоустойчивости отображения видеапнфармлцпи °
На фпг.1 приведена функциональная 10 схема у-стройства; на фиг.2 — принципиальнля схема блока памяти; нл фиг.3 — функциональная схема блока цифролпллагавога преобразования;
1<а фпг .4 — временные LEE I3 ре<кпма аб <сна пнфармлцией с внешнп<1<1 ус 1 раl<с т <п<л:«,1< EI< схема блок;1 прер <акл прерывлш<й нл фпг.7 — функциа.<л<<ьнля схема блока фар<<3
Устройство <.одер>кпт блок 1 памяти, 25 бпак 2 анллага-цифрового преабрлзавлппя, каммутлтар 3, регпстр 4, б<<ак 5 J < c! K I < I! ! L< л п и Й > эп «опт<1 !! 1 1 11 15 элемент !!ЛИ-НЕ 16, рс пгтр 17, мулl,< f<1 lip p<,3-, i«1 II-ПЕ 29, f p»rl.< p 30, элемент !1-НЕ 31, < fc г<п<ки 32-35 каардпплт, узел 36 <лцлш<я лдрсса, триггер 37, элемент II:III 38, элементы И 39 п 40, комму< л< ар 41, резистор 42 и ко<<де нсатop 43. I>l1oK 10 состоит, например, пз уз— л,:1 пветo<3o< o кадправлния, уэлл фарм «<ф!<а<<в<к в<пдеаспгнллл с паследу<ощпм!!забретение относится K вь<числи> тельной технике и мажет быть исСигнал с выхода триггера 27 разрешает прохождение инвертированного сигнала (фиг,б ь ) через элемент И-НЕ 29 (фиг.б е ) . Сигнал с выхода этого элемента поступает на счетный 1322320 4 жения. Ня фиг.4 приведены временные диаграммы (для N=2) основных управляющих адресных сигналов при работе системы н режиме. считывания информации из блока 1 памяти. Импульсы с а- второго выхода синхрогенераторя 9 (фиг.4 4 ) являются синхроимпульсами строк, задержанными относительно импульсов синхронизации блока 12. За10 держка введена для того, чтобы обеспечить считывание информации из блока 1 памяти во время прямого хода I разверток блока 12, Импульсы с третьего выхода синхро15 генератора 9 (фиг.4 В ) имеют период, з равный длительности одного элемента телевизионного изображения. Импульсы второго выхода синхрогенераторя 9 синхронизируют работу блока 5, I-20 я импульсы перного и второго выходов спнхрогенератора 9 — работу блока 7, Диаграммы сигналов на выходах 1-4 блока 5 приведены ня фиг.4 6,г,ч,e.. Счетчик -формирователь адреса по координате Х„„срябятьп яет в начале активной части каждой строки и изменяет свое состояние на 1 с прихоразом. 50 55 вход триггера 30 и переключает его положительными перепадами (фиг.6 ж ) На элементе И-!!Е 31 выполнен формирователь импульсов из положительных перепадов на инверсном выходе триггера 30 (фиг.6 p ), Этот импульс сбр сывает триггеры 27 и 30 в исходное состояние и прекращает работу блока до прихода следующего импульса запуска. Этот же импульс с выхода узлов 24 и 25 через элемент ИЛИ 26 является сигналом, свидетельствующим об окончании цикла обращения пр работе с 3ВМ. Селектор 8 содержит узлы селекции КСИ и ССИ, которые выделяются и выходногo телевизионного видеосигнала ВС, узлы задержки КСИ и ССИ, формирователи КСИ, (выход 1) и ССИ (выход 2), синхроимпульсы с вь ходов которых задержаны до начала формирования активной части кадра в источнике телевизионного видеосигнала, формирователь импульсов фик сации и узел фиксации ВС (выход 3) Синхрогенератор 9, например, содержит генератор ТИ, делители, элементы задержки, формирователи, элементы ИЛИ. Синхрогенератор 9 вырабатывает полный телевизионный синх- 30 росигнал ССП (выход 4) по ГОСТУ,ТИ ц (выход 3). строчные ССИ „ (выход 2) и кадровые КСИ,ц(выход 1), задержанные до начала отображения активной части кадра на экране видеоконтрольного блока. Устройство работает следующим обОсновным режимом работы является режим считывания цифрового сигналя из блока 1 памяти. Считывание инфор— мации осуществляется во время прямого хода разверток блока 12. Блок 1 памяти имеет организацию, например, 256х256х8 бит. Так как длительность развертки одного элемента телевизионного изображения при квадратном растре и числе активных элементов изображения 256х256 составляет =140 нс, а минимальное время цикла считывания (записи) для элементов памяти составляет 510 нс, то в схеме реализован принцип параллельно-последовательного считывания информации. С этой целью длительность цикла обращения к памяти выбирается такой, чтобы за это время на экране отображалось 2N элементов изобрадом очередного тактового импульса. Диаграммы си налов четырех младших разрядов приведены на фиг.4+,y,II, к. Счетчик -формирователь адреса по координате У, сбрасывает в начале ак"сч тивной части каждого кадра и изменяет свое состояние на "1" с приходом очередного синхроимпульса строк. Выходные разряды Х „ и У,.„ через коммутатор блока 7 поступают на выходы блока 7, причем на второй выход блока 7 поступает "+1" младший разряд Х,„, а на первый выход — старшие разряды Х,и разряды У,„ . Кроме этого, на пятый выход бл1ка 7, минуя коммутатор, поступает сигнал N+1-го разряда Х,„(фиг,4п). В режиме считывания информации на экран блока !2 информация каждого разряда блока 1 памяти считывается одновременно из (4+ 1 2 +1 микросхем памяти и в конце цикла считывания фиксируется положительным фронтом сигналя с четвертого I выхода блока 5 (фиг.4 е ) в регистре 17. В конце каждого второго цикла информация из регистра 17 по отрицательному фронту ТИ и сигналу управления с выхода элемента И !5 (фиг,4 n ) переписывается в блок 11 и при помощи этих же ТИ последовательным способом выводится в блок 10. 1322320 6 f5 1 i> P ЕжЕ1М 1 Б конце клжцога второго цикла обращен!Гя к памяти в режиме считывания происходит сменл адреса па адресtto» выходе блока 7 (фиг,4 к) и про-! Гесс считывания информации повторяoòñÿ по новому адресу. В режиме paGoты с внеш>И!ми устройствами, анллагична режиму считывания пеобхадимо сфармиравлтп лдрсснь!е спгнллы Х. д и У ат соатветству!ощега источника. Э!3 Эти сигнллы фармирук>тся в блоке 7 п тe »IOEtcчета ТИ ССИ 1 СИ для мл !oK lд1)ОE31 систем и путем под счета ТИ, ССИ, и КСИ, для теле-3) > визиа!!п>.!х систем. Одновременно с формированием текущего адреса ТИ здиага пз в!30 IttItx устройств асуществл?!ет злпуск ЛЦП 21 GJIOiia 2, нл вход кt)Topoi o ttocT ;tiacT лнллогопый сигсаответству!ощега внешнего источ-!!!.>сл. Ио акапчлппи преаб;>лзавлппн Л>П> ПО! ОВОГО Сlll НЛЛ;! !3 !Гпф.)01>ай IГОД 13 Г)>оке 2 фарм!!руется сигплл Конец >i !!,) е>)брлзава11п?1, который пас:туплет на пер131!й вход блокл 13 прерывлний. Нл первом выходе бла1,л 13 прсрывл1!Ий фарм>!руется сигплл, который на время цпклл абра>!Гения к плп!лти асуществ.3)я е т п адкл>оче1! Пе к пер !)ам у и 13 т 0 р О и у E3 t х Од л м 6 О 1сл 7 сl дР t.HI>t спгпллы Х,„ и У.„о ат саатветс Г!>у>ощега 3!с тач!п!кл, падt,Jitî÷aåT к Ill! 3>армлц;30>3!!Ому выха„!у блокл " 1>bi х(>д ЛУ>1 Il 3$>t>j)?IItj)$ "т сitI I!a JI злписи адпа..l из выход>>13 Jl,cøltôðaòoða б. Вснп.с ь Il: ф.>рмлп>1 .. ячейку блокл 1 Iiл. !лт31 3>с1 !!\с с -т!>ля с т1-я п1 7 ам Г!Одлчи 1:i! ОаатГ>етст>>у>3>:3>,:l:i лемент плмяти cIIi ta: л зл>п>с:!. Пасло этага устройС Т li t> П С Р С? СЧ! l IT В j> OЬ>IМ С !ИТ!>!Г>Л!ГГГЯ ИН ф >рм71пп! л эк!)л>! 6лакл 12. Работа с>1стемы в режиме абменл информацией с электронной ь вп!слптельвай маши-! >ай (ЗВГ1) tie атличлется ат аписанноВ режиме зл>п!с;1 инфармлции ат ЭБГ1 i3 С TPi>l!С Т130 (j E!P7EJJISIIO"".Itt CIII tl!IЛ 11Л т >с".l- ei! !3?;аде бпаl л 1 >) 1;\!>Сса и длн ! 3ыа -. с ту !л>от iicпосрсдстве!>па От ЭВГ1 11 0 ifKJIt3)itEIiiiTc Ji каммутлTОрам GJIOI(a 7 к входам бла>;c1 I >7ап!ят!1 к вхадлп! де! 3!П>>1>рл! Орл упрлвляющим сигналом с втор >га выходл блока 13. В режиме чтения и!!фармлци?! Пз устройс II3a в "ЗВГ1 (упрлвляющ!ш сигнал нл четГ ертоп> входе бпакл 13) лдр с!Пilt сигнал наступает непасредс г?>at!Ho ат ЗБГ1 и через коммутлтop блокл 7 п>>дк)3!3> -!лется к ttõîäaët 50 блока 1 памяти и входам коммутатора 3 при помощи сигнала с выхода блока 13, кроме того, задним фронтом этого сигнала информация фиксируется в регистре 4 и поступает в ЭВИ. При этом сигнал WE не формируется. Таким образом, в режиме работы с внешними устройствами один из циклов обращения к блоку 1 памяти использован для записи (чтения) информации от этого внешнего устройства. С точки зрения режима считывания возможны два случая возникновения прерывания: прерывание возникает при первом цикле обращения к блоку 1 памяти после смены адреса, на первом адресном выходе блока 7,прерывание возникает во втором цикле после смены адреса на первом адресном выходе блока 7 ° 11а фиг.4м показан импульс на одном из выходов блока 13, соответствующий первому циклу обращения к блоку 1 памяти от внешнего устройства, после смены адреса на первом адресном выходе блока 7. В этом цикле сигнал на вход записи регистра 17 не поступает (фиг.4н), а информация в этом регистре появляется в конце следующего цикла, Но обращение к блоку памяти в следующем цикле проходит по тому же адресу и в регистр 17 в конце следующего цикла перепишется информация, которая в данный момент времени должна выводиться на экран блака12. На фиг.4 о показан импульс на одном из выходов блока 13, соответствующий второму циклу обращений к блоку 1 памяти, после смены адреса на первом адресном выходе блока 7. В этом цикле сигнал на вход записи регистра 17 не поступает (фиг.4 П ) и поэтому в нем хранится информация, записанная в предыдущем цикле обращения, который проходит по этому же адр есу. Таким образом, в этом случае в блок 11 в конце этого цикла перепишется информация, которая в данный момент времени и должна выводиться на экран. Таким образом, независимо от того в какой из циклов возникают прерывания информация на экране блока 12 воспроизводится без искажений. При работе устройства в режиме обмена информацией с внешними устройствами на экране блока 12 не возни1322320 40 тый информационный вход соединен с информационным входом селектора, первый и второй установочные входы кает импульсных помех на изображении. Отсутствие, помех повышает качество и улучшает условия восприятия видеоинформации оператором, что позволяет оператору проводить визуальный анализ отображаемой информации параллельно с обработкой этой информации при помощи ЭВМ. Это приводит к снижению утомляемости оператора и повышает в конечном итоге производитель- 10 ность труда. Ф о р м у л а и з о б р е т е н и я 1. Устройство для обработки видео- 15 информации, содержащее блок памяти, информационный вход которого подключен к информационному выходу блока аналого-цифрового преобразования, информационный выход блока памяти подключен к информационному входу коммутатора, выход которого соединен с информационным входом первого регистра, с первого по третий синхронизирующие входы блока памяти подклю- 25 чены соответственно к первому по третий выходам блока формирования тактовых импульсов, входы записи блока памяти соединены с выходами дешифратора, синхронизирующий вход 30 которого подключен к третьему выходу блока формирования тактовых импульсов, адресный вход блока памяти соединен с первым адресным выходом блока формирования адреса, второй 35 адресный выход которого соединен с адресным входом коммутатора и с информационным входом дешифратора, первый и второй управляющие выходы блока формирования адреса подключены соответственно к первому и второму управляющим входам блока аналого-цифрового преобразования, вход кадрового синхроимпульса и вход строчного синхроимпульса блока фор- 45 мирования адреса подключены соответственно к выходу кадрового синхроимпульса и к выходу строчного синхроимпульса селектора, информационный выход которого соединен с пер- 50 вым информационным входом блока аналого-цифрового преобразования, первый и второй установочные входы блока формирования адреса соединены соответственно с выходами кадровых синхронизирующих импульсов и строчных синхронизирующих импульсов синхрогенератора, первый информационный вход блока формирования адреса соединен с выходом тактовых импульсов синхрогенератора, с первым информационным входом блока формирования тактовых импульсов и с синхронизирующими входами блока буферной памяти и блока формирования цифровых видеосигналов, выход кадровых синхронизирующих импульсов соединен с первым информационным входом блока формирования цифровых видеосигналов, второй информационный вход которого и второй информационный вход блока формирования тактовых импульсов соединены с выходом строчных синхронизирующих импульсов синхрогенератора, выходы блока формироьания цифровых видеосигналов подключены соответственно к информационным входам блока отображения, а третий информационный вход подключен к выходу блока буферной памяти, вход синхронизации блока отображения подключен к выходу управления отображением синхрогенератора, первый управляющий выход блока формирования Прерываний подключен к первым управляющим входам дешифратора, блока формирования адреса и блока аналого-цифрового преобразования, второй управляющий выход блока формирования прерываний подключен к вторым управляющим входам дешифратора блока формирования адреса и блока аналого-цифрового преобразования, третий управляющий выход подключен к входу записи первого регистра и к третьему управляющему входу блока формирования адреса, первый управляющий вход блока формирования прерываний соединен с выходом признака окончания преобразования блока аналого-цифрового преобразования, синхронизирующий вход подключен к второму выходу блока формирования тактовых импульсов, второй и третий информационные входы блока аналого-цифрового преобразования являются соответственно первым и вторым информационными входами устройства, третий информационный вход которого соединен с вторым информационным входом блока формирования адреса, четверустройства соединены с третьим и четвертым установочными входами блока формирования адреса, адресный вход которого является адресным входом уст— 1322320 10 ройства, выход первого регистра является информационным выходом устройства, выход сигнала считывания блока формирования прерываний является выходом признака считывания устройства, первый и второй информационные входы блока формирования прерываний являются соответственно пятым и шестым информационными входами устройства, о т л и ч а ю щ е е с я . 10 тем, что, с целью повышения помехоустойчивости отображения видеоинформации, в него введены второй регистр, два элемента И и элемент ИЛИ-НЕ, причем информационный вход 15 второго регистра соединен с информационным выходол1 блока памяги, а ипформацион ы вы:;од подключен к информационному ьходу блока буферной 20 памяти, выходы первого и второго элементов И подключены cooTBc .TcTBpH но к входам записи второго регистра и блока буферной памяти, первый вход второго элемента И соединен с третьим управляющим выходом блока управ- 25 ления, первый вход первого элемента И и второй вход второго элемента И соединены с четвертым выходом б. ока формирования тактовых импульсов, первьй,второй и третий уира»- 30 ляющие выходы блока формирования прерываний подключены соответственно к вхоцам элемента ИЛИ-НЕ, выход которого соединен с вторым входом первого элемента И. 35 2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок формирования адреса содержжт четыре счетчика координат, узел задания адреса, триггер, элемент ИЛИ, два эле- 40 мента И и коммутатор, выходы которого являются первым и вторым адресными выходами блока, информационные входы коммутатора соединены соответственно с выходами разрядов пер- 45 ного, второго, третьего и четвертого счетчиксв координат, с информационным вьг<одом узла задания адреса и с адресным входом блока, первый информационный вход блока соединен с счетным входом первого счетчика ° координат, с входом сброса триггера и с первым входом элемента ИЛИ, установочный вход второго счетчика координат является первым установочным входом блока, второй установочный вход которого подключен к установочному вхоцу первого счетчика координат и к счетному входу второго счетчика координат, второй информационный вход блока соединен со счетным вхсдом третьего счетчика координат, установочный вход четвертого счетчика координат является третьим установочным входом блока, четвертый установочный вход которого подключен к установочному входу третьего счетчика координат и к счетному входу четвертого счетчика координат, В выход третьего разряда первого счетчика координат является третьим управляющим выходом блока, входы узла задания адреса являются соответственно входами строчного синхроимпульса и кадрового синхроимпульса узла задания адреса, выход признака которого соединен с вторым входом элемента ИЛИ и с входом установки триггера, прямой выход которого подключен к первому управляющему выходу блока и к первому входу первого элемента И, нулевой выход триггера соединен с первым входом второго элемента И, вторые входы первого и второго элементов И соединены с первым управляющим входом блока, управляющие входы коммутатора соединены соответственно с выходами первого и второго элементов И и с вторым и третьим управляющими входами блока, выход элемента ИЛИ является вторым управляющим выходом блока. l322320 1322320 1322320 1322320 Составитель А.Жеренов Техред Л.Олийнык Корректор Г.Решетник Редактор Н.Рогулич Заказ 2867/47 Тираж 672 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб,, д ° 4/5 Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4
