Устройство ассоциативного распознавания образов

 

Изобретение относится к технической кибернетике и предназначено для построения устройства распознавания . Цель изобретения - повышение быстродействия и упрощение устройства . Это достигается введением двух групп логических матриц, двух групп диодов, четьфех групп ключей, группы триггеров, группы сумматоров, группы логических узлов, элемента задержки, группы элементов ИЛИ, двух групп элементов НЕРАВНОЗНАЧНОСТЬ, инвертора и двух коммутационных элементов, что позволяет распараллелить процесс выделения признаков и формировать классы распознаваемых образов в виде двумерной матрицы блока памяти для последующего ассоциативного распознавания объектов. 5 з.п. ф-лы, 13 ил. с ф W оа со о Од 4ib

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„Я0„„1330644 А1 (51)4 G 06 К 9/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСН0МУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3945698/24-24 (22) 25. 08, 85 (46) 15. 08. 87. Бюл. 11 30 (71) Научно-производственное объединение космических исследований при

АН АЗССР (72) И.А.Набиев, О.К.Ханмамедов и И.И.Шваченко (53) 621.327.12(088.8) (56) Авторское свидетельство СССР

В 798803, кл. 0 06 F 7/00, 1978.

Авторское свидетельство СССР

У 1149287, кл, G 06 К 9/00, 1983, (54) УСТРОЙСТВО АССОЦИАТИВНОГО РАСПОЗНАВАНИЯ ОБРАЗОВ (57) Изобретение относится к технической кибернетике и предназначено для построения устройства распознавания. Цель изобретения — повьппение быстродействия и упрощение устройства. Это достигается введением двух групп логических матриц, двух групп диодов, четырех групп ключей, группы триггеров, группы сумматоров, группы логических узлов, элемента задержки, группы элементов ИЛИ, двух групп элементов НЕРАВНОЗНАЧНОСТЬ, инвертора и двух коммутационных элементов, что позволяет распараллелить процесс выделения признаков и формировать классы распознаваемых образов в виде двумерной матрицы блока памяти для последующего ассоциативного распознавания объектов. 5 з.п. ф-лы, 13 ил.

1330644

Изобретение относится к технической кибернетике и предназначено цля построения распоэнавающих устройств и устройств автоматического управлеI ния динамическими объектами в реальном масштабе времени, Цель изобретения — повьппение быстродействия и упрощение устройства.

На фиг,1 представлена блок-схема 10 устройства; на фиг.2 — блок-схемьi матрицы вычислительных ячеек и блока вьделения признаков; на фиг.3 — схемы блока отнесения признаков, блока памяти и блока вьделения образов; íà 15 фиг.4 — схема блока управления; на фиг. 5 — блок-схема регистра; на фиг, 6— блок-схема вычислительной ячейки; на фиг.7 — блок-схема ячейки вьделения признаков; на фиг.8 — блок-схема 20 ячейки отнесения признаков; на фиг.9— блок-схема запоминающей ячейки; на фиг.10 — схема логической матрицы первой группы; на фиг.11 — то же, второй группы; на фиг.12 — блок-схе- 25 ма узла памяти; на фиг.13 — блоксхема логического узла.

Устройство ассоциативного распознавания образов (фиг,1) содержит матрицу 1 вычислительных ячеек, блок 30

2 вьделения признаков, блок 3 отнесения признаков, блок 4 памяти, блок

5 вьделения образов, блок 6 управления, регистр 7.

Матрица 1 вычислительных ячеек содержит вычислительные ячейки 8.

Блок 2 вьделения признаков содержит ячейки 9 вьделения признаков (фиг.2)„

Блок 3 отнесения признаков содержит ячейки 10 отнесения признаков, щ блок 4 памяти — запоминающие ячейки

11, а блок 5 выделения образов — инвертор 12, первую группу пороговых элементов 13, первую группу ключей

14, первую группу диодов 15 (фиг.3), 45

Блок 6 управления (фиг.4) содержит генератор 16 импульсов, первый элемент И 17, счетчик 18 импульсов, первый элемент ИЛИ 19, третий триггер

20, первый 21 и второй 22 коммутаци- 50 онные элементы.

Регистр 7 (фиг.5) содержит элемент

23 задержки, четвертый триггер 24, вторую группу триггеров 25, пятую группу ключей 26.

Вычислительная ячейка 8 (фиг. 6) содержит первую группу из М первых триггеров 27, первую группу логических матриц 28, группу элементов ИЛИ

29, первую 30 и вторую 31 группы элементов НЕРАВНОЗНАЧНОСТЬ, вторую группу логических, матриц 32.

Ячейка 9 вьделения признаков (фиг.7) содержит три узла 33 выделения признаков, каждый из которых содержит группу и рвых сумматоров 34, вторую группу диодов 35, вторую группу ключей 36.

Ячейка 10 отнесения признаков (фиг,8) содержит три узла 37 отнесения признаков, каждый из которых содержит группу элементов 38 задержки, второй сумматор 39, первый пороговый элемент 40, формирователь 41 импульсов, второй трк.ггер 42, третью группу ключей 43.

Запоминающая ячейка 11 (фиг ° 9) содержит первую 4 4 и вторую 45 группы иэ М элементов РАВНОЗНАЧНОСТЬ, третий сумматор 46, группу логических узлов

47, четвертую группу ключей 48, четыре узла 49 памяти.

Логическая матрица 28 первой группы (фиг,10) представляет собой коньюнктивную матрицу диодов, катоды которых подключены к строкам, а аноды— к столбцам (наличие диода между соответствующими строками и столбцами условно показано в виде точки а ).

В матрице 28 имеются по количеству столбцов M нагрузочных резисторов 50, управляющий вход, первая и вторая группы из M входов и группа из M выходов. При наличии на катоде хотя бы одного диода нулевого потенциала, что соответствует логическому "0" этот диод открывается и на соответствующем выходе устанавливается также сигнал логического "0".

Логическая матрица 32 второй группы (фиг.11) представляет собой коньюнктивную матрицу диодов, катоды которых подключены к строкам, а аноды— к столбцам (наличие диода между соответствующими строками и столбцами

II II условно показано в виде точки а ), В матрице 3 2 имеются по количеству столбцов М нагрузочных резисторов 5 1, группа и з М входов, управляющий вход и группа и з M выходов .

Узел 4 9 памяти (фи г . 1 2 ) содержит матрицу элементов 5 2 памяти, каждый из которых содержит второй 5 3 и тр етий 54 элементы И, шестой триггер 5 5, транзисторный ключ 5 6 .

13306

Логический узел 47 (фиг.13) содержит четвертый 57 и пятый 58 элементы

И, второй элемент ИЛИ 59 °

Устройство ассоциативного распоз5 навания образов работает следующим образом.

Имеются два режима работы устройства: "Обучение" и "Распознавание".

В режиме обучения "учитель" перед на- 10 чалом работы устройства устанавливает третий 20 и четвертый 24 триггеры, вторую группу триггеров 25 и, счетчик

18 в нулевое состояние путем замыкания контактов второго коммутационного 15 элемента 22 блока 6 управления. При этом единичные импульсы с выхода генератора 16 импульсов через замкнутые контакты второго коммутационного элемента 22 поступают на второй вход 20 первого элемента ИЛИ 19, с выхода которого единичный импульс поступает на входы сброса счетчика 18, четвертого триггера 24, триггеров 25 второй группы и третьего триггера 20. На 25 прямом выходе последнего устанавливается нулевой потенциал, блокирующий работу первого элемента И 17, и единичные импульсы с выхода генератора на счетный вход счетчика не поступают. Нулевой потенциал с выхода третьвго триггера поступает также на управляющие входы логических матриц 28 первой группы матриц вычислительных ячеек 8, поэтому диоды логических

35 матриц закрыты, а на выходах матриц устанавливаются нулевые потенциалы, поступающие на входы элементов ИЛИ

29 группы. На выходе последних также устанавливаются нулевые потенциалы 40 которые поступают на управляющие входы логических матриц 32 второй группы матриц, поэтому диоды логических матриц также закрыты, а на выходах матриц устанавливаются нулевые

45 потенциалы, поступающие на информационные входы соответствующих сумматоров 34 группы ячеек 9 выделения признаков, и на выходах сумматоров также устанавливаются нулевые потенциалы.

Первый сумматор 34 представляет собой суммирующий операционный усилитель, инверсный вход которого является вторым входом сумматора, а неинвертирующий вход — информационным

55 входом сумматора, При этом ключи 36 второй группы закрыты, так как на их управляющие входы поступает нулевой потенциал с прямого выхода третьего

44

4 триггера 20 блока 6 управления, следовательно, на выходах ключей 36 второй группы имеется высокое сопротивление и выходы первых сумматоров 34 отключены от соответствующих информационных входов вторых сумматороа 39 ячеек 10 отнесения признаков. Поэтому на выходах группы элементов 38 задержки имеются нулевые потенциалы, поступающие на управляющие входы ключей

43 третьей группы, на выходах которых устанавливается высокое сопротивле" ние, и выходы группы элементов 38 задержки отключены от соответствующих адресных входов узлов 49 памяти запоминающих ячеек 11. С прямого выхода третьего триггера 20 нулевой потенциал поступает также на управляющие входы узлов 49 памяти запоминающих ячеек 11, устанавливая все узлы в режим считывания информации, на выходах ключей 48 четвертой группы устанавливается высокое сопротивление, так как на их управляющие входы поступает нулевой потенциал с управляющего входа. Затем учитель" устанавливает первую группу триггеров 27 и шестые триггеры 55 соответственно матрицы вычислительных ячеек 1 и блока 4 памяти в нулевое состояние путем подачи на соответствующие входы

f1 Il

Сброс устройства единичных сигналов. Информация о предъявленных образах в виде М-разрядного двоичного кода записывается "учителем" во все

N столбцов вычислительных ячеек 8 матрицы 1 всех К классов путем подачи единичных импульсов на соответствующие входы "Установка устройства со- ответствующих триггеров 27 первой группы. При этом в каждую строку матрицы 1 записывается информация об образах, принадлежащих одному классу, а информация о каждом образе — в М триггеров 27 первой группы каждой вычислительной ячейки 8, После установки первой группы триггеров 27 "учитель" осуществляет переключение ycVройства в режим "Обучение" путем замыкания контактов первого коммутационного элемента 21 блока 6 управления. При этом единичные импульсы с выхода генератора импульсов через замкнутые контакты первого коммутационного элемента 21 поступают на информационный вход третьего триггера 20 и на его прямом выходе устанав ливается единичный сигнал, который1330644

15 поступая на второй вход первого элемента И 17, разрешает поступление единичных импульсов с выхода генератора 16 на счетный вход счетчика 18, управляющий вход регистра 7 и вход

"Сброс" вторых триггеров 42 ячеек 10 отнесения признаков. Появление первого импульса от генератора 16 импульсов на выходе первого элемента И 17 блока 6 управления приводит к сбросу вторых триггеров 42 ячеек 10 отнесения признаков, а также к сдвигу регистра 7 на один разряд, т.е. к установке в единичное состояние первого .триггера 25 второй группы, так как на его информационный вход поступает единичный сигнал с инверсного выхода четвертого триггера 24, а на тактовый вход первого триггера 25 поступает единичный импульс с второго выхода блока 6 управления. Единичный импульс через элемент 23 задержки поступает также на информационный вход четвертого триггера 24 и на его прямом выходе устанавливается единичный сигнал, поступающий на управляющие входы ключей 26 пятой группы. При этом на выходе первого разряда регистра 7 устанавливается, единичный сигнал, а на остальных выходах разрядов регистра 7 удерживается нулевой потенциал, так как на информационном входе первого ключа 26 пятой группы имеется единичный сигнал, а на информационных входах остальных ключей 26 пятой группы имеются нулевые сигналы. С поступлением i-ro импульса с выхода первого элемента И 17 блока 6 управления на управляющий вход регистра 7

i-й триггер 25 второй группы устанавливается в единичное состояние, а (i-1)-й триггер 25 второй группы сбрасывается в нуль и на i-и выходе регистра 7 появляется единичный сигнал. Единичный сигнал с выхода третьего триггера 20 поступает также на управляющие входы логических матриц .

28 первой группы матриц вычислительных ячеек 8. Пусть, например, на i-м выходе регистра 7 имеется единичный сигнал. При этом диоды, находящиеся в i-й строке логических матриц 28

) закрыты, так как íà i-e входы первой группы входов матриц 28 поступает единичный сигнал с выхода i-ro разряда регистра 7, Например, если в

i-й триггер 27 первой группы зычислительной ячейки 8, находящейся в 1-й строке и j-ом столбце матрицы 1, за20

55 писана " 1" ("0"), то на прямом (инверсном) выходе этого триггера 27 имеется единцчн,й сигнал, поступающий на i-й вход второй группы входов первой логической матрицы 28 первой группы матриц, поэтому диод, находящийся в (2ri)-й строке этой матрицы

28, закрыт и на i-м выходе матрицы

28 устанавливается единичный сигнал, а на остальных выходах группы матрицы 28 устанавливаются нулевые сигналы, так как на ее соответствующие входы первой группы входов подаются нулевые сигналы с соответствующих выходов разрядов регистра 7. На выходе первого элемента ИЛИ 29 группы устанавливается единичный сигнал, который поступ,ьет на управляющий вход первой логической матрицы 32 второй группы матриц. С i-ro выхода группы первой логической матрицы 28 первой группы матриц единичный сигнал поступает также на первыи вход д-го элемента НЕРАВНОЗНАЧНОСТЬ 30(31) первой (второй) группы, на выходе которого устанавливается нулевой сигнал, так как на его второй вход поступает единичный сигнал с прямого (инверсного) выхода i-го триггера 27 первой группы, поэтому на i-м выходе первой и третьей (второй) логической матрицы

32 второй группы матриц устанавливается нулевой сигнал.

Если, например, в (i-1)-й триггер

27 первой группы записана "1" ("О"), то с прямого (инверсного) выхода триггера 27 единичный сигнал поступает на второй вход (i-1)-го элемента

НЕРАВНОЗНАЧНОСТЬ 30 (31) первой (второй) группы, на выходе которого устанавливается единичный сигнал, так как на первый вход элемента НЕРАВНОЗНАЧНОСТЬ 30 (31) подается нулевой сигнал с (i-1)-го выхода первой логической матрицы 28 первой группы матриц. При этом на (i-1)-м выходе первой 32 (второй 32) матрицы второй группы матриц устанавливается единичный сигнал. Появление единичных сигналов на выходах первой 32, второй

32 и третьей 32 логических матриц второй группы матриц означает формирование первого, второго и третьего или четвертого признаков соответственно. Первый, второй и третий или четвертый признаки соответствуют выполнению следующих логических операций конъюнкции:

Й х лхр ф Й х хр а Йз х лхр или

7 133

fq =х;дахр, где х, х — двоичные логические переменные (О или 1), записанные в i-й и р-й триггеры 27 первой группы соответственно (р=1, 2, i-1, 1+1,..., М-1, M). HpH этом, если имеется единичный сигнал на выходе >-го разряда регистра 7, то на i-х выходах всех логических матриц 32 второй группы матриц всегда присутствует нулевой сигнал, а на р-м выходе матрицы: первой 32 — признак х лх ; второй

Р 1

32 — признак х;и х р, третьей 32 — признак х ь х или х л x . Наличие нулер р вого сигнала на выходе соответствующей матрицы 32 второй группы матриц означает, что соответствующий признак отсутствует у двоичного кода образа, записанного в триггерах 27 первой группы соответствующей вычислительной ячейки 8. Сигналы с i-x выходов первой, второй и третьей логических матриц 32 вычислительной ячейки 8, находящейся в 1-й строке и 1-м столбце матрицы 1, поступают на 1-е информационные входы 1-х сумматоров 34 группы соответственно первого, второго и третьего узлов 33 вьде ния признаков

i-й ячейки 9 выделения признаков.

Если, например, на информационные входы 1-ro сумматора 34 группы соответствующего узла 23 вьделения признаков поступило i единичных сигналов, а на информационные входы каждого из остальных К-1 сумматоров 34 группы этого же узла поступили единичные сигналы в количестве, меньшем чем то на выходе 1-ro сумматора 34 будет положительный потенциал, величина которого пропорциональна количеству единичных сигналов на его информационных входах, и диод 35 второй группы открывается, поэтому положительный потенциал с выхода сумматора 34 подается на вторые входы всех К сумматоров 34 группы. При этом на выходах остальных К-1 сумматоров 34 группы будут присутствовать отрицательные потенциалы, так как величины положительных отрицательных потенциалов, поступающих на их информационные входы, меньше, чем величина положительного потенциала, поступающего на их вторые входы, поэтому все К-1 диоды

35 второй группы будут закрыты. Единичный сигнал будет также присутствовать только на выходе 1-го ключа 36 второй группы, который открыт, так как на его управляющий вход поступает

0644 единичный сигнал с прямого выхода третьего триггера 20 блока 6 управления, а на информационный вход ключа

36 второй группы поступает положи) тельный потенциал с выхода 1-го сумматора 34 группы, Остальные К-1 ключи

36 второй группы ключей закрыты, так как на их информационные входы пода10 ются отрицательные потенциалы с выходов сумматоров 34, и на выходах ключей 36 будут нулевые сигналы. Наличи< единичного сигнала только на выходе 1-го ключа 36 второй группы означает, что в 1-м классе вьделяемый признак имеется у большего количества образов, чем у образов в остальных

К-1 классов, и является существенным признаком для 1-ro класса. Наличие

2п же единичных сигналов одновременно на выходах двух и более ключей 36 второй группы, принадлежающих одному узлу 33 выделения признаков означает, что выделяемый признак имеется у рав?5 ного количества образов двух и более классов и не может являться существенным признаком для какого-либо класса.

Сигналы с 1-х выходов соответствучо ющих узлов 33 вьделения признаков

i-й ячейки 9 вьделения признаков поступают на 1-е входы вторых сумматоров

39 соответствующих узлов 37 отнесения признаков i-й ячейки 10 отнесения признаков. Если, например, на соответствующие входы второго сумматора

39 поступают два и более единичных сигнала, то срабатывает соответствующий первый пороговый элемент 40 и на

4П выходе соответствующего формирователя 41 появляется единичный импульс, который поступает на информационный вход соответствующего второго триггера 42, на инверсном выходе которого

4> устанавливается нулевой сигнал, поступающий на информационные входы соответствующих ключей 43 третьей группы и блокирующий их работу. Поэтому при появлении на выходах соответствующих элементов 38 задержки группы единичных импульсов на выходах соответствующих ключей 43 третьей группы появятся нулевые сигналы, Если, например, единичный сигнал поступает только на 1-й вход второго сумматора

39 первого узла 37 отнесения признаков соответствующей ячейки 10 отнесения признаков, то первый пороговый элемент 40 не срабатывает, а на выхо1330644

to де формирователя 41 удерживается нулевой сигнал, поэтому на инверсном выходе второго триггера 42 имеется единичный сигнал. C 1-ro входа второго сум- . матора 39 единичный сигнал через 1-й элемент 38 задержки группы поступает на управляющий вход 1-го ключа 43 и на его выходе появляется единичньй импульс, который означает, что соот- !и ветствующий признак является существенным для 1-го класса.

Пусть, например, в i-й ячейке отнесения признаков на выходе 1-ro ключа 43 третьей группы первого узла 37 ts отнесения признаков имеется единичный импульс, который поступает на i-й выход первого узла 49 памяти 1-й запоминающей ячейки 11, и, если, например, на (1+1)-м выходе разряда реги- рд стра 7 также имеется единичный сигнал, который поступает на (i+1) и адресньй вход первого узла 49 памяти, то в элемент 52 памяти, находящийся в (i+1)-й строке и i-м столбце перво- 26 го узла 49 памяти, записывается "!" информации о соответствующем признаке 1-го класса, так как одновременно на управляющем входе узлов 49 памяти имеется единичньп сигнал, поэтому ЗО все узлы 49 памяти работают в режиме записи информации. При этом в элементе 52 памяти, находящемся в (i+1) и строке и i-м столбце первого узла

49 памяти, единичный импульс с(1+1)—

ro адресного входы поступает на первые входы второго 53 и третьего 54 элементов И, а так как. на третьи входы элементов И 53 и 54 подается единичный сигнал с управляющего входа и на вторые входы элементов И 53 и

54 подаются соответственно единичный сигнал с i-ro выхода первого узла 49 памяти и нулевой сигнал с прямого выхода шестого триггера 55, то второй 4> элемент И 53 открыт, а третий элемент

И 54 закрыт, и с выхода второго элемента И 53 единичньй импульс поступает на информационньй вход шестого триггера 55, на прямом выходе которого устанавливается единичньп сигнал.

Если, например, в i-й ячейке 10 отнесения признаков на выходе 1-ro ключа

43 третьей группы третьего узла 37 отнесения признаков имеется единичный импульс, который поступает на

i-й выход четвертого узла 49 памяти и второй вход пятого элемента И 58

i-ro 47 1-й запоминающей ячейки 11, и если, например, на (1+1)-м выходе разряда регистра 7 также имеетса ециничньй сигнал, поступающий на второй вход (i+1)-го элемента РАВНОЗНАЧНОСТЬ 45 второй группы и информационный вход (i+1)-го ключа 48 четвертой группы, то на (i+1) и адресньй вход четвертого узла

49 памяти и на i-й адресный вход третьего узла 49 гамяти поступает единичный сигнал соответственно с выхода (i+1)-го элемента РАВНОЗНАЧНОСТЬ

45 второй группы и с выхода второго элемента ИЛИ 59 i-го логического узла

47, а на (i+1)-й выход третьего узла

49 памяти пост гпает единичный сигнал с (i+!)-го клю а 48 четвертой группы.

На выходах (i+I)-го элемента РАВНОЗНАЧНОСТЬ 45 второй группы и второго элемента ИЛИ 5 3 i-ro логического узла

47 имеются единичные сигналы, так как на первые входы (1+1)-го элемента

РАВНОЗНАЧНОСТЬ 45 второй группы и пятого 58 элемента И i-ro логического узла 47 поступает единичный сигнал с управляющего входа запоминающей ячейки 11. Поэтому в элементы 52 памяти, находящиеся в (i+1)-м столбце третьего узла 49 памяти, записывается "1" информации о соответствующем признаке

1-ro класса. После поступления (М+

+1)-го импульса с выхода первого эле-. мента И 17 на счетный вход счетчика

18 на выходе последнего появляется единичньп импульс, поступающий через первый элемент ИЛИ 19 на входы сброса счетчика 18, третьего триггера 20 и четвертого триггера 24 и триггеров

25 второй группы, на прямых выходах которых устанавливаются нулевые сигналы, а на выходах ключей 26 пятой группы устанавливаются высокие сопротивления. При этом на выходах логических матриц 32 вычислительных ячеек

8 устанавливаются нулевые сигналы, на выходах ключей 36 второй группы, ключей 43 третьей группы и ключей 48 четвертой группы устанавливаются высокие сопротивления, а на управляющих входах ключей 14 первой группы устанавливаются единичные сигналы, и таким образом устройство автоматически переключается работать из режима

"Обучение" в режим "Распознавание, а узлы 49 памяти переключаются в режим считывания информации, так как на управляющем входе узлов 49 имеется нулевой сигнал. Длительность про11

1330644

It II цесса Обучение равна произведе»и«ю числа Г1 (коли1«ество разрядов в двоц ичном коде образа) на период следова- и ния импульсов Т на выходе генератора Н

16 блока 6 управления. Период следо- н вания импульсов Т должен быть не и меньше суммы времен задержки передачи в импульса третьим триггером 20, пер- в вым элементом И 17, элементом 23 за- «О м держки, четвертым триггером 24, клю- 4 чом 26 пятой группы, логической мат- п рицей 28 первой группы, элементом у

ИЛИ 29 группы, логической матрицей 1

32 второй группы, первым сумматором «5 т

34, ключом 36 второй группы, элемен- н том 38 задержки группы, ключом 43 в третьей группы, логическим узлом 47 н группы и вторым элементом И 53 ° Пере- П ключение работы устройства в режим 20 п

Il II

Распознавание осуществляется авто- с матически после завершения процесса п

11 11 11 11

Обучение или учителем путем замыкания контактов второго коммутацион- о» ного элемента 22 в блоке 6 управле- ?5 т ния. При этом входная информация в с виде M-разрядного двоичного кода по- в дается на информационные входы уст- У ройства и поступает непосредственно к на адресные входы первых узлов 49 зг» 3 памяти, первые входы элементов РАВе

НОЗНАЧНОСТЬ 44 и 45 первой и второй п групп и первые входы четвертых элен ментов И 57 запоминающих ячеек 11. в

Например, если на i-й информацион35 ный вход поступает единичный сигнал, то происходит считывание информации с элементов 52 памяти, находящихся в i-x строках первых узлов 49 памяти

40 запоминающих ячеек 11. Г1ри этом в каждом элементе 52 памяти второй элемент И 53 закрыт, так как на его третий вход поступает нулевой сигнал с управляющего входа узла 49 памяти, 45 а третий элемент И 54 открыт. Если в шестом триггере 55 записана "1" и на первый вход третьего элемента И

54 поступает единичный сигнал с адресного входа, тогда на выходе третьего элемента И 54 имеется единич50 ный сигнал, который открывает соответствующий ключ 56, и на его выходе также устанавливается единичный сигнал. Если на выходе третьего элемента

И 54 имеется нулевой сигнал, то соот55 ветствующий ключ 56 закрыт и на его выходе устанавливается высокое сопротивление.

Единичньп« сигнал с 1-го информаионного входа поступает также на ервые входы i-x элементов РАВНОЗНАЧОСТЬ 44, 45 первой и второй групп, а выхоце которьгх устанавливается улевой сигнал, так как на их вторые ходы подается нулевой сигнал с упраляющего входа. На выходе вторых элеентов ИЛИ 59 i-x логических узлов

7 имеются единичные сигналы, постуающие íà i-e адресные входы третьих азов 49 памяти запоминающих ячеек

1, так как на первые входы четверьгх элементов И 57 поступает единичьп сигнал с i-ro информационного хода, а на вторые входы поступает улевой сигнал с управляющего входа. оэтому в третьих узлах 49 памяти заоминающих ячеек 11 также происходит читывание информации с элементов 52 амяти, находящихся в г-й строке.

Например, если íà i-й информаци«ный вход поступает нулевой сигнал, о происходит считывание информации элементов 52 памяти, находящихся

i-x строках вторых и четвертых злов памяти запоминающих ячеек,. так ак на выходах i-x элементов НЕРАВНОНАЧНОСТЬ первой и второй групп будут диничные сигналы, С выходов узлов амяти единичные сигналы поступают а соответствующие входы соответстующих третьих сумматоров 46, на выходах которых формируются положительные потенциалы, а их величина пропорциональна количеству единичных сигналов на входах соответствующих сумматоров. Эти потенциалы поступают на соответствующие первые входы пороговых элементов 13 первой группы.

Каждьп« иэ пороговых элементов первой группы представляет собой операционный усилитель, инверсный вход которого является вторым входом элемента, а неинвертирующий вход — первым входом порогового элемента. Если, например, на втором входе 1-ro порогового элемента первой группы величина положительного потенциала больше, чем на вторых входах других К-1 пороговых элементов, то на выходе 1-го порогового элемента будет положительный потенциал и диод 15 первой группы открыт, поэтому положительный потенциал с выхода порогового элемента подается на вторые входы пороговых элементов первой группы. При этом на выходах остальных К-1 пороговых элеменl3

133 тов будут присутствовать отрицательные потенциалы> так как величины положительных потенциалов, поступающих на их первые входы, меньше, чем величина положительного потенциала на втором входе, поэтому все К-1 диодов первой группы будут закрыты. На выходе 1-го ключа 14 первой группы будет присутствовать единичный сигнал, а на выходах остальных К-1 ключей первой группы будут нулевые сигналы. Наличие единичного сигнала только на выходе 1-ro ключа означает, что предъявленный на информационных входах образ относится к 1-му классу, l4

0644

Ф о р м у л а и з о б р е т е н и я

1. Устройство ассоциативного распознавания образов, содержащее матрицу вычислительных ячеек, блок вьщеления признаков, блок отнесения признаков, блок памяти, блок вьщеления образов, блок управления и регистр, причем каждая вычислительная ячейка матрицы содержит перньгй триггер, блок выделения признаков содержит M ячеек вьщеления признаков, каждая из которых содержит три узла вьщеления признаков, каждый из которых содержит первый сумматор, блок отнесения признаков содержит M ячеек отнесения признаков, каждая из которых содержит три узла отнесения признаков, каждый из которых содержит второй сумматор, первый пороговыгr элемент, формирователь импульсов, второй триггер и группу элементов задержки, блок памяти содержит К запоминающих ячеек, каждая из которых содержит четыре узла памяти, третий сумматор и две группы элементов РАВНОЗНАЧНОСТЬ, блок выделения образов содержит первую группу пороговых элементов, блок управления содержит генератор импульсов, счетчик, третий триггер, первый элемент И и первый элемент ИЛИ, причем выход i-ro разряда регистра (i=

=1,...,M) является i-м информационным входом устройства, в каждом узле отнесения признаков 1-й ячейки отнесения признаков выход второго сумматора соединен с информационным входом порогового элемента, управляющий вход которого является входом установки порога устройства, выход порогового элемента через формирователь импульсов соединен с информационным входом

55 второго триггера, входы элемента задержки группы с оединены с соответствующими входами второго сумматора, в 1-й запоминающей ячейке (1=1...К) блока памяти адресные входы первого узла памяти соединены с выходами разрядов регистра, адресные входы второго узла памяти соединены с выходами элементов РАВНОЗНАЧНОСТЬ первой группы, адресные входы четвертого узла памяти соединены с выходами элементов

РАВНОЗНАЧНОСТЬ второй группы, первые входы i-x элементов РАВНОЗНАЧНОСТЬ первой и второй групп соединены с выходами i-го разряда регистра, выходы соответствующего узла памяти 1 и запоминающей ячейки блока памяти с>рединены с входами третьего сумматора, выход которого соединен с первым входом 1-ro порогового элемента группы блока выделения образов, в блоке управления выход генератора импульсов соединен с перным входом первого элемента И, выход счетчика соединен с первым входом первого элемента ИЛИ, выход третьего триггера соединен с вторым входом третьего элемента И и с вторыми входами элементов РАВНОЗНАЧНОСТЬ первых и вторых групп и с управляющими входами узлов памяти запоминающих ячеек блока памяти, о т— л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и упрощения устройства, блок управления дополнительно содержит первый и второй коммутационные элементы, блок выделения образов дополнительно содержит инвертор, первую группу диодов и первую группу ключей, каждая вычислительная ячейка дополнительно содержит первую группу Г1-1 триггеров, первую и вторую группы логических матриц, гру-ппу элементов ИЛИ, первую и вторую группы элементов НЕРАВНОЗНАЧНОСТЬ, каждый узел вьщеления признаков дополнительно содержит группу К-1 сумматоров, вторую группу диодов и вторую группу ключей, каждый узел отнесения признаков дополнительно содержит третью группу ключей, каждая запоминающая ячейка дополнительно содержит группу логических узлов и четвертую группу ключей, причем в блоке управления выход генератора импульсов через замыкающие контакты первого и второго коммутационных элементов соединен соответственно с информационным входом третьего триггера

1330644

16 и вторым входом первого элемента ИЛИ, выход которого соединен с входом сброса триггера, прямой выход которого соединен с управляющими входами .) логических матриц первой группы вычислительных ячеек матрицы, с управляющими входами ключей второй группы узлов выделения признаков, с управляющиМи входами ключей четвертой груп- 10 пы и вторыми входами логических узлов запоминающих ячеек блока памяти, с входом инвертора блока выделения образов, вход сброса счетчика и вход установки нуля регистра соединены с 15 выходом элемента ИЛИ блока управления, выход первого элемента И блока управления соединен со счетным входом счетчика, с управляющим входом регистра и входом сброса второго триг- рО гера узлов отнесения признаков, в блоке выделения образов вторые входы пороговых элементов соединены с катодами диодов первой группы, выход 1-го порогового элемента соединен с ано- 25 дом 1-го диода первой группы и информационным входом 1-ro ключа первой, группы, выход которого является 1-м выходом устройства, управляющие входы ключей первой группы соединены с выходом инвертора, в каждой вычислительной ячейке матрицы информационный вход i-ro триггера первой группы является i-м входом установки устройства, а вход "Сброс" триггеров первой группы является входом "Сброс" устройства, прямой выход i-ro триггера первой группы соединен с вторым входом i-ro элемента НЕРАВНОЗНАЧНОСТЬ первой группы и с i-м входом второй 4О группы входов первой логической матрицы первой группы матриц, i-й выход которой соединен с i-м входом первого элемента ИЛИ группы и с первым входом

i-ro элемента НЕРАВНОЗНАЧНОСТЬ первой 45 группы, выход которого соединен с

1-м входом первой и третьей логических матриц второй группы матриц, инверсный выход i-го триггера соединен с вторым входом i-го элемента HEPAB50

НОЗНАЧНОСТЬ второй группы и с i-м входом второй группы входов второй логической матрицы второй группы матриц, 1-й выход которой соединен с

1-м входом второго элемента ИЛИ группы и с первым входом i-го элемента

НЕРАВНОЗНАЧНОСТЬ второй группы, выход которого соединен с i-м входом второй логической матрицы второй группы матриц, выход первого элемента ИЛИ группы соединен с управляющим входом первой логической матрицы второй группы матриц, выход второго элемента ИЛИ группы подключен к управляющим входам второй и третьей логических матриц второй группы матриц, i-й информационный вход каждой вычислительной ячейки является i-м инфорг мационным входом устройства, i-й информационный вход первой группы входов первой и второй логических матриц первой группы матриц является информационным входом устройства, в каждом узле выделения признаков вторые входы сумматоров группы соединены с катодами диодов второй группы, анод 1-го диода соединен с выходом 1-го сумматора и информационным входом 1-го ключа второй группы, j-й информационный вход (j=1...N) 1-ro сумматора группы каждого узла выделения признаков является 1-м выходом соответствующей логической матрицы второй группы матриц вычислительной ячейки, находящейся в 1-й строке и j-м столбце матрицы вычислительных ячеек, в каждом узле отнесения признаков инверсный выход третьего триггера соединен с информационным входом ключей третьей группы, управляющие входы которых соединены с выходами соответствующих элементов задержки группы, входы второго сумматора каждого узла отнесения признаков соединены с выходами ключей второй группы соответствующих узлов выделения признаков, входы сброса узлов памяти являются входом "Сброс" устройства, адресные входы третьего узла памяти соединены с выходами логических узлов группы, первый вход

>-го логического узла группы и информационный вход i-го ключа четвертой группы соединены с выходом i-го разряда регистра, выходы ключей четвер- . той группы и выходы третьего узла памяти соединены с входами третьего сумматора, выходы 1-х управляемых ключей третьей группы первого и второго узлов отнесения признаков соединены с выходами соответственно первого и второго узлов памяти, выходы

1-х управляемых ключей третьего узла отнесения признаков и четвертого узла памяти соединены с третьими входами логических узлов

1 — и запоминающей ячейки блока лам яти.

18

l7

1330644

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что регистр содержит элемент задержки, четвертый триггер, вторую группу триггеров и пятую группу ключей, выходы которых являются выходами разрядов регистра, управляющие входы ключей пятой группы соединены с прямым выходом четвертого триггера, инверсный выход которого соединен с информационным входом первого триггера второй группы, тактовые входы триггеров второй группы и вход элемента задержки являются управляющим входом регистра, входы сброса четвертого триггера и триггеров второй группы являются входом

"Сброс" регистра, выход элемента задержки соединен с информационным входом четвертого триггера, прямой выход i-го триггера второй группы соединен с информационным входом i-го ключа пятой группы и информационным входом (i+1)-го триггера второй группы.

3. Устройство по п.1, о т л и ч а ю щ е е с я тем, что каждая логическая матрица первой группы матриц содержит матрицу диодов из 2.М строк и М столбцов и группу из M нагрузочных резисторов, причем один из выводов i-ro резистора является управляющим входом матрицы, а другой вывод соединен с i-м столбцом матрицы, (2x

x(i-1)-я строка матрицы соединена с

i-м входом первой группы входов матрицы, а (2xi)-я строка матрицы соединена с i-м входом второй группы входов матрицы, i-й столбец матрицы является i-м выходом матрицы, (2х

x(i-1)-я и (2xi)-я строки через соответствующие диоды соединены с i-м столбцом матрицы, причем аноды диодов соединены со столбцами, а катоды диодов — со строками матрицы, 4. Устройство по п.1, о т л и ч а ю щ е е с я тем, что каждая логическая матрица второй группы матриц содержит матрицу диодов из M строк и M столбцов и группу из M нагрузочных резисторов, причем один из выводов i-ro резистора является вхо10

35 дом матрицы, а другой вывод соединен с i-м столбцом матрицы, i-я строка является i-м входом матрицы и через соответствующий диод соединена с i-м столбцом матрицы, который является д-м выходом матрицы, причем аноды диодов соединены со столбцами, а катоды диодов — со строками матрицы.

5. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что узел памяти содержит матрицу элементов памяти из М строк и М столбцов, а каждый элемент памяти содержит второй и третий элементы И, шестой триггер и транзисторный ключ, в каждом элементе памяти выход второго элемента И соединен с информационным входом шестого триггера, вход сброса которого является входом сброса узла памяти, прямой выход шестого триггера соединен с вторым входом третьего элемента И, выход которого через транзисторный ключ соединен с вторым входом второго элемента И, третий вход которого и третий инверсный вход третьего элемента И являются входом узла памяти, первые входы второго и третьего элементов И являются информационным входом элемента памяти, выход транзисторного ключа является выходом элемента памяти, причем информационные входы элементов памяти 1-й строки узла являются -м адресным входом узла, выходы элементов памяти i-го столбца узла являются i-м выходом узла.

6. Устройство по п.1, о т л и ч а ю щ е е с я тем, что логический узел содержит четвертый и пятый элементы И и второй элемент ИЛИ, выход которого является выходом узла, первый вход четвертого элемента И соединяется первым входом узла, второй инверсный вход четвертого элемента

И и первый вход пятого элемента И являются вторым входом узла, второй вход пятого элемента И является третьим входом узла, выходы четвертого и пятого элементов И соединены с входами второго элемента ИЛИ.

Орос

1330644

1330644

1330644 инж

/ид

1330644

1330644

1330644 Оиг 1Л

Редактор М.Келемеш

Заказ 3584/51 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Ул

Сд

Составитель А,Глотов

Техред Л.Сердюкова Корректор С.Шекмар