Умножитель частоты

 

Изобретение относится к вычислительной технике и может быть использовано при построении быстро/7y«f Степ fh(t) действующих устройств аналого-цифрового преобразования частоты в код. Цель изобретения - повышение помехозащищенности умножителя. Предлагаемый умножитель содержит блок 1 управления , счетчик 2, узел 3 переписи, регистр 4, сумматор 5, счетчик 6, элемент 7 задержки и выход 8 с соответствующими связями. Устройство осуществляет перемножение входной частоты на коэффициент, причем решение задачи подавления помех производится путем статической обработки в реальном масщтабе времени текущих отсчетов - кодовых эквивалентов периодов преобразуемого сигнала. 2 ил. с S (Л 00 со ю оо сз

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 С 06 F 7/68

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Ол

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4011316/24-24 (22) 10.01.86 (46) 23,08,87. Бюл. N - 31 (71) Пензенский политехнический институт (72) В.Н.Попов (53) 681.325(088.8) (56) Авторское свидетельство СССР

N - 540381, кл. Н 03 К 23/00, 1975.

Авторское свидетельство СССР

9 788363, кл. Н 03 К 5/01, 1978. (54) УМНОЖИТЕЛЬ ЧАСТОТЫ (57) Изобретение относится к вычислительной технике и может быть использовано при построении быстро„,Я0„„1332316 A1 действующих устройств аналого-цифрового преобразования частоты в код.

Цель изобретения — повышение помехозащищенности умножителя. Предлагаемый умножитель содержит блок l управления, счетчик 2, узел 3 переписи, регистр 4, сумматор 5, счетчик 6, элемент 7 задержки и выход 8 с соответствующими связями. Устройство осуществляет перемножение входной частоты на коэффициент, причем решение задачи подавления помех производится путем статической обработки в реальном масштабе времени текущих отсчетов — кодовых эквивалентов периодов преобразуемого сигнала. 2 ил.

1 13323

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих устройств аналого-цифрового

)) преобразования частоты в код.

Цель изобретения — повышение помехозащищенности умножителя.

На фиг. 1 представлена функциональная схема умножителя частоты; на фиг. 2 — функциональная схема блока управления.

Умножитель частоты содержит блок

1 управления, первый счетчик 2, узел

3 переписи, регистр 4, сумматор 5, второй счетчик 6, элемент 7 задержки и выход 8, причем первый вход блока

1 .управления соединен с информационным входом умножителя, второй вход блока 1 управления соединен с выхо20 дом переполнения первого счетчика 2, шина "Пуск" умножителя соединена с третьим входом блока 1 управления, четвертый вход которого соединен с шиной "Стоп" умножителя, первый выход блока 1 управления соединен с входом установки первого счетчика 2 в единичное состояние, второй выход блока 1 управления соединен с синхровходом регистра 4, разрядные выходы

30 которого соединены соответственно с информационными входами сумматора 5, инверсные выходы которого соединены соответственно с установочными входами первого и второго счетчиков 2 и 6, третий выход блока 1 управления 35 соединен с входом разрешения записи первого счетчика 2, вход записи "1" в младший разряд которого соединен с четвертым выходом блока 1 управления, пятый выход которого соединен с входом разрешения записи регистра 4, шестой выход блока 1 управления соединен с управляющим входом узла 3 пе резаписи и с входом записи информации в знаковый разряд сумматора 5, <5 вход разрешения записи которого ñîåдинен с седьмым выходом блока l управления, а входы сброса сумматора

5 и второго счетчика 6 соединены с восьмым выходом блока 1 управления, 5О девятый выход которого соединен со счетным входом второго счетчика 6, выход переполнения которого соединен .с выходом 8 умножителя и через элемент 7 задержки — с собственным вхо- Ьб дом разрешения записи, прямые разрядные выходы первого счетчика 2 соединены соответственно с входами первой группы узла 3 перезаписи, инверсные

16 г разрядные выходы первого счетчика

2 соединены соответственно с входами второй группы узла 3 переписи, выходы которого соединены соответственно с информационными входами регистра 4.

Блок управления умножителя частоты содержит первый триггер 9, первый элемент ИЛИ 10, первый элемент И

11, первый элемент 12 задержки, второй элемент И 13, второй триггер 14, третий элемент И 15, генератор 16 тактовых импульсов, элемент НЕ 1?, четвертый элемент И 18, первый и второй регистры 19 и 20 сдвига, счетчик 21, постоянный запоминающий узел (ПЗУ)

22, группу элементов И 23, второй элемент ИЛИ 24, второй элемент 25 задержки, третий элемент ИЛИ 26, третий триггер 27,. делитель 28 частоты и чет" вертый и пятый элементы ИЛИ 29 и 30, причем первый вход блока 1 управления соединен с первым входом первого элемента И ll, второй вход которого соединен с выходом первого триггера

9, а выход первого элемента И ll соединен с первым входом второго элемента И 13 и через первый элемент 12 задержки с входом установки в "1" второго триггера 14, выход которого соединен с вторым входом второго элемента И 13 и первыми входами третьего и четвертого элементов И 15 и 18, вторые входы которых соединены с входом элемента НЕ 17 и с выходом генератора 16 тактовых импульсов, второй вход блока 1 управления соединен с первым входом четвертого элементом ИЛИ 29 и с входом установки в "1" третьего триггера 27,, вход установки в "0" которого соединен с выходом пятого элемента ИЛИ 30, первый вход пя-. того элемента ИЛИ 30 соединен с входами установки в "0" счетчика 21, первого и второго регистров 19 и 20 сдвига и второго триггера 14, входом установки в "1" первого триггера 9, третьим входом блока l управления и первым входом первого элемента ИЛИ

10, выход которого соединен с первым выходом блока 1 управления, второй выход которого соединен с выходом второго элемента 25 задержки, выход второго элемента И 13 соединен с входом синхронизации первого регистра 19 сдвига, выход третьего элемента И 15 соединен с управляющим входом перво го регистра 19 сдвига, первый выход которого соединен с третьим выходом

3 13323 блока 1 управления, второй вход первого элемента ИЛИ 10 соединен с вторым выходом первого регистра 19 сдвига, третий выход которого соединен со счетным входом счетчика 21 и входом синхронизации второго регистра 20 сдвига, управляющий вход которого соединен с выходом элемента НЕ 17, выход четвертого элемента И 18 соеди10 нен с входом делителя 28 частоты, выход которого соединен с вторым входом четвертого элемента ИЛИ 29, выход которого соединен с четвертым выходом блока 1 управления n разрядУ

15 ных выходов второго регистра 20 сдвига соединены с входами второго элемента ИЛИ 24 и с первыми входами элементов И 23 группы, вторые входы которых соединены соответственно с ивыходными разрядами ПЗУ 22, адресные входы которого соединены соответственно с разрядными выходами счетчика

21, (и+1)-й разрядный выход второго регистра 20 сдвига соединен с вторым

25 входом пятого элемента ИЛИ 30 и с пятым выходом блока 1 управления, шестой выход которого соединен с выходом третьего триггера 27, выходы элементов И 23 группы соединены с входами третьего элемента ИЛИ 26, выход которого соединен с седьмым выходом блока 1 управления, восьмой выход которого соединен с входом установки в

"1" первого триггера 9, вход установки в "0" которого соединен с четвер- 35 тым входом блока l управления, девятый выход которого соединен с выходом генератора 16 тактовых импульсов,выход второго элемента ИЛИ 24 соединен с входом второго элемента 25 задержки.40

Эффективное помехоподавление достигается на основе методов сужения полосы пропускания . — усреднения сигналов, интегрирования, апериодического . усреднения. При этом конкретное со- 45 держание преобразования зависит от оператора W(p), определяющего форму связи выходного и входного сигналов. С точки зрения помехоустойчивости наиболее целесообразно возло- 50 жить на данный оператор функцию скользящего интегрирования входного сигна-. ла, когда сигналы на входе и выходе связаны соотношением 1

y(t) = — х()с1, Ты

1;-TR где Ти — интервал интегрирования.

16 4

Взаимосвяэи выходной и входной величин в данном случае соответствует передаточная функция

-p T„

w(p) = — - —— (2) рт„

Подставляя в выражение р=)ы, получаем амплитудно-фазовую характеристику

-1ш тц

1-е

Ч(и)= -- — ——

3ыТ„ (3) Из (3), воспользовавшись формулой

Эйлера, находим амплитудно-частотную характеристику (АЧХ) lM(j>) I = — — — — ——

1s1n 0 54>Tg1 (4) 0,5ыт„

N7„(K)=NT (K-1) +signj (К) Рт„1k)-йт 1К-1)); " (5) где Й (Kj и NT (К-1) — текущие средние соответственно на К-м и (К-1)-м шагах обработки;

j(Kj — шаг алгоритма;

Ы (К) — кодовый эквиватх лент К-го периода;

+ 1, если (NT (K) -Му„ (К-l) ) 70; если (1 tKj -Np<(K-Ц )(0. х

Если шаг алгоритма изменяется..по закону

j(K3=1/K, к=1, »3, (6) Таким образом, как показывает анализ выражения для АЧХ, в том случае, когда период исходного сигнала x(t) кратен интервалу Т„,преобразователь не воспринимает переменной составляющей x(t). Это определяет присущее интегрирующим преобразователям свойство подавления периодических помех и снижение уровня высокочастотных помех. Таким образом, решение задачи подавления помех, обуславливающих флуктуацию фронтов импульсных сигналов, производится путем статистической обработки в реальном масштабе времени текущих отсчетов — кодовых эквивалентов N периодов преобразующего сигT. нала.

В предлагаемом устройстве усреднение текущих отсчетов кодовых эквивалентов N . выполняется путем реалиTjj зации выражения

13 то шаг является оптимальным, так как оценка текущего среднего совпадает с оценкой, определяемой в виде к й(К)= —,Е И..

К

Данный алгоритм известен как дискретный аналог интегратора,Если j(K) в выражении (5) прини" .мает постоянные значения, начиная с

r-го отсчета, то выходной сигнал связан с входным сигналом соотношением (1). При этом АЧХ данного звена определяется как (4), что определяет помехоустойчивые свойства алгоритма (5) .

Умножитель частоты работает следующим образом.

В начальный момент времени сигналом "Пуск" обеспечивается установка в исходное состояние триггеров 9, 14 и 27, счетчика 21, регистров 19 и

20 сдвига блока 1 управления. Данный сигнал сбрасывает в нулевое состояние также сумматор 5 и второй счетчик 6. Триггер 9 блока 1 управления устанавливается в единичное состояние. Затем сигнал проходит через элемент ИЛИ 10 блока 1 управления и поступает на вход установки счетчика 2 в единичное состояние.

Импульс входной последовательности F „, поступая на первый вход блока 1 управления, проходит через открытый элемент И 11 и через элемент

12 задержки поступает на S-вход триггера 14, который открывает элемент И

15. Так реализуется начальная синхронизация работы устройства с входной. последовательностью. Каждый импульс входной последовательности, начиная с второго, через открытый элемент И 13 обеспечивает запись "1" в младший разряд регистра 19 сдвига.

Импульсы с выхода генератора 16 импульсов (опорной частоты) через элемент И 15, после того как триггер

14 установится в единичное состояние, начинают поступать на управляющий вход регистра 19 сдвига. При этом единица начинает последовательно продвигаться импульсами опорной частоты по разрядам регистра 19 сдвига, что обеспечивает формирование на его выходах последовательности сигналов управления. Сигнал с первого выхода регистра 19 сдвига, поступая на третий выход блока 1 управления, обеспечивает перепись содер32316

5

l0

55 жимого счетчика 2 в регистр 4 (сдвига). Второй импульс управления с первого выхода блока 1 управления обеспечивает через элемент ИЛИ 10 установку в единичное состояние счетчика 2. Третий импульс управления обеспечивает запись "l" в младший разряд регистра ?О сдвига (по входу синхронизации) и увеличивает содержимое счетчика 2! (импульсов) на единицу. Счетчик 21 выполняет функцию счетчика числа отсчетов, выходы которого подключены к адресным входам

ПЗУ 22, где хранятся значения шага алгоритма j(K), представленные двоичными кодами. Для первого отсчета, что следует из (6), j (1)=! для второго отсчета j(2)=0,5; для третьего—

j(3)=0,333 и т.д. Каждый из j(K)

K=(1,ш), аппроксимируется двоичным рядом, т ° е. представляется в виде суммы нормирующих множителей, кратных степеням двойки

j.tK)=7 2 а., i=-1

) где а. — коэффициент участия 3 и двоj ичной дискреты в формировании заданного значения 1(К).

Таким образом, каждый отсчет определяет соответствующую комбинацию единиц и нулевой на выходе ПЗУ 22.

При этом единичные выходы открывают соответствующие элементы группы элементов И 23,-23 . Единица, записанная и в младший разряд регистра 20 сдвига, начинает последовательно продвигаться по всем разрядам (число которых на один больше числа разрядных выходов ПЗУ 22) импульсами опорного генератора, поступающими на управляющий вход через элемент НЕ 17, что обеспечивает исключение сбоев по фронтам импульсов при работе обоих регистров сдвига, Каждый из импульсов, появившихся на выходе регистра 20 сдвига, поступает на второй вход соответствующего элемента И 23,-23„ и одновременно через многовходовой элемент ИЛИ

24 на вход элемента 25 задержки. В том случае, если i-й элемент И 23; открыт по первому входу, то импульс с соответствующего выхода регистра 20 сдвига проходит через элемент ИЛИ 26 и поступает с,седьмого выхода блока

l управления на управляющий-вход сумматора 5, обеспечивая подсуммирование к его содержимому текущее содер7 13323 жимое регистра 4. Элемент 25 задержки обеспечивает задержку импульсов на время, достаточное для надежной переписи (подсуммирования) иэ регист5 ра 4 в сумматор 5. Каждый импульс с выхода элемента 25 задержки (второй выход блока 1 управления) осуществляет сдвиг содержимого регистра 4 на один разряд вправо, что обеспечивает деление содержимого регистра 4 на коэффициенты 2, 2 ", 2 2,...,2 ". После того, как регистр 20 блока 1 управления сформирует и импульсов, к содержимому сумматора 5 добавляется содержимое регистра 4, умноженное на соответствующий шаг алгоритма, Процесс умножения на jfKJ состоит в последовательном сдвиге содержимого регистра 4 и выборе на подсуммирование в сумматор 5 каждого частного (NT.-NT, ) для которого а.=1, (n+

2-

1 ll 1

+1)-й импульс регистра 20 блока управления обеспечивает установку в нулевое состояние триггера 27 и пере- 25 пись содержимого сумматора 5 в счетчик 2 в обратном коде. В счетчике

2 реализуется операция (NT.-Мт. ) и определение знака данной разности.

В течение интервала времени, равно- ЗО го текущему периоду входной последовательности, через открытый элемент И 18, делитель 28 частоты и элемент ИЛИ 29 на счетный вход счетчика

2 поступают импульсы опорной частоты Р . Коэффициент делення делителя

28 импульсов равен коэффициенту И умножения устройства. Если имеет месслучай N> Т Fzс1 1Т

2 не переполняется и триггер 27 бло- 40 ка 1 управления своего состояния не изменяет. Содержимое счетчика 2 (импульсов) при этом переписывается в регистр 4 через узел 3 переписи в обратном коде. В случае, если Нт,= 4S

=Т . Г ) Nz, то к моменту окончания

Ь периода 1, счетчик 2 переполняется, и импульс, формирующийся на выходе его старшего разряда, поступает на второй вход блока 1 управления, ус- 5О танавливает триггер 27 в противоположное состояние и, кроме того, проходит через элемент ИЛИ 29 и четвертый выход блока 1 управления на счетный вход счетчика 2. Это обеспечивает исключение погрешности, которая имеет место в случае использования обратного кода вместо дополнительно-. го.

16, 8

Таким образом, в момент окончания очередного периода Т„. входного сигнала F „ в счетчика 2 фиксируется модуль разности N (К)-N (К-1)1, а знак разности определяется сигналом на выходе триггера 27. Затем содержимое счетчика 2 переписывается в регистр

4, где осуществляется умножение

IN 1К)-Й (К-1)! на соответствующее т» т» значение шага алгоритма j(К). Результат выполнения данной операции суммируется с соответствующим знаком к содержимому сумматора 5.

Описанная последовательность операций, выполняемых в процессе работы устройства, обеспечивает вычисление текущего среднего кодового эквивалента периода входного сигнала в следующем виде:

Йт„Ы=Йт„!к-1)+j (K)sign(Nт„И-Й К-1) ), х которое совпадает с выражением (5).

Затем усредненное значение кодового эквивалента N периода входного т» сигнала подается в счетчик 6, где обеспечивается его преобразование.

При этом на выходе умножителя частота следования импульсов определяется в виде м

Г =р м

И F Т » 3 Вх где Т> усредненный период преобразуемого сигнала.

Таким .образом, частота следования импульсов выходного сигнала в предлагаемом устройстве пропорциональна усредненному за заданный интервал времени значению частоты входного сигнала, Если шаг алгоритма j(K 1 после

j-ro отсчета (период входного сигнала F«) принять постоянным, то взаимосвязь входного и выходного сигналов определяется выражением (3). Следовательно, АЧХ предлагаемого устройства имеет нули в определенных точках оси частот, что и определяет способ ность предлагаемой структуры подавлять периодические помехи, характеризующиеся линейчатым спектром, а также снижение уровня высокочастотных помех в высокочастотной части спектра полезного сигнала.

Формула изобретения

Умножитель частоты, содержащий первый и второй счетчики, узел пере13323 писи, регистр, сумматор, элемент задержки и блок управления, первый вход которого соединен с информационным входом умножителя, первый вход блока управления соединен с входом установ* 5 ки первого счетчика в единичное состояние, второй выход блока управления соединен с синхровходом регистра, разрядные выходы которого соединены соот- 0 ветственно с информационными входами сумматора, о т л и ч а ю щ и й— с я тем, что, с целью повышения помехозащищенности умножителя, прямые разрядные выходы первого счетчика

15 соединены соответственно с входами первой группы узла переписи, инверсные разрядные выходы первого счетчика соединены соответственно с входами второй группы узла переписи, выходы

20 которого соединены соответственно с информационными входами регистра,инверсные выходы сумматора соединены соответственно с установочными входами первого и второго счетчиков, выход 2 переполнения второго счетчика соединен с выходом умножителя и с входом элемента задержки, выход которого соединен с входом разрешения записи второго счетчика, третий выход блока

30 управления соединен с. входом разрешения записи первого счетчика, вход записи единицы в младший разряд которого соединен с четвертым выходом блока управления, пятый выход которого соединен с входом разрешения за- З5 писк регистра, шестой выход блока управления соединен с управляющим входом узла переписи и с входом записи информации в знаковых разрядах сумматора, вход разрешения записи которого соединен с седьмым выходом блока управления, а входы сброса сумматора и второго счетчика соединены с восьмым выходом блока управления, девятый выход которого соединен со 15 счетным входом второго счетчика, выход переполнения первого счетчика соединен с вторым входом блока управления, третий вход которого соединен с шиной "Пуск" умножителя, шина 50 н 1t

Стоп которого соединена с четвертым входом блока управления, который содержит первый, второй и третий .триггеры, первый, второй, третий, четвертый и пятый элементы ИЛИ, пер- 55 вый, второй, третий и четвертый элементы И, первый и второй элементы задержки, генератор тактовых импульсов, элемент HE первый и второй ре16 10 гистры сдвига,, счетчик, делитель частоты, постоянный запоминающий узел, группу элементов И, причем третий и четвертый входы блока управления соединены соответственно с входами установок в "1" и в "0 первого триггера, вход установки в "1" которого соединен с первым входом первого элемента ИЛИ,, с восьмым выходом блока управления, с входами установок в нулевое состояние первого и второго регистров сдвига, входамч установок в "0" второго триггера и счетчика, первым входом пятого элемента ИЛИ, выход которого соединен с входом установки в "0 1 третьего триггера, вход установки в "1" которого соединен с вторым входом блока управления, объединенным с первым вхоцом четвертого элемента ИЛИ, выход которого соединен с четвертым выходом блока управления, второй вход четвертого элемента ИЛИ соединен с выходом делителя частоты, вход которого. соединен с выходом четвертого элемент И, первый вход ко-орого соединен с первыми входами второго и третьего элементов И и выходом второго триггера, вход установки в которого соединен с выходом первого элемента задержки, вход которого соединен с вторым входом второго элемента И, выходом первого элемента И. первый вход которого соединен с выходом первого триггера, второй вход первого элемента И соединен с первым входом блока управления, первый выход которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с вторым выходом первого регистра сцвига, первый выход которого соединен с третьим выходом блока управления, третий выход первого регистра сдвига соединен со счетным входом счетчика и входом синхронизации второго регистра сдвига, вход синхронизации первого регистра сдвига соединен с выходом второго элемента И, управляющий вход первого регистра сдвига соединен с выходом третьего элемента И, второй вход которого соединен с вторым входом четвертого элемента И, девять|м выходом блока управления, выходом генератора тактовых импульсов и входом элемента НЕ, выход которого соединен с управляющим входом. второго регистра сдвига, выход старшего (и+1)-ro разряда которого соединен с вторым вхо1332316

Корректор М.Демчик

Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений.и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Заказ 3833/44

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 дом пятого элемента ИЛИ и с пятым выходом блока управления, п выходов соединены с первыми входами группы элементов И и с входами второго элемента ИЛИ, выход которого через второй элемент задержки соединен с вторым выходом блока управления, седьмой выход которого соединен с выходом третьего элемента ИЛИ, входы коСоставитель . В. Гусев

Редактор Е.Папп Техред И.Попович торого соединены с выходами группы элементов И, вторые входы которых соединены соответственно с информационными выходами постоянного запоми"на ощего узла, адресные входы которого соединены с выходами счетчика,при этом выход третьего триггера связан с шестым выходом блока управления.