Устройство контроля микропроцессорных блоков

 

Изобретение относится к вычислительной технике, в частности к средствам контроля цифровых объектов. Изобретение позволяет повысить полноту и эффективность контроля микропроцессорных блоков. Перед началом проверки с помощью блока 12 ввода производится загрузка хранимых тестов в блок 10 памяти, модифицированной матрицы переходных вероятностей и кодов , из которых генерируется марковская последовательность - в память формирователя 7 псевдослучайной последовательности , сигналов синхронизации и масок - в блок 5 сверхоперативной памяти, программы проверки объекта контроля - в память блока 1I управления. В процессе высокочастотной проверки в блоке 6 обработки ин формации осуществляется формирование очередного входного воздействия путем суперпозиции хранимого теста из блока 10 памяти, псевдослучайного теста (Л С kirt Г-л Ч. JOO Ьо to Од ND 1Ч

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 4 G 06 1 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ с

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (6I) 1042023 (21) 4049918,/24-24 (22) 03.04.86 (46) 23.08.87. Бюл. Р 31 (71) Кишиневский политехнический институт им. С.Лазо (72) А.А.Гремальский и С.If. Андроник (53) 681.3(088.8) (56) Авторское свидетельство СССР

М 1042023, кл. G 06 I 11/00, 1982., (54) УСТРОЙСТВО КОНТРОЛЯ 11ИКРОПРОЦЕССОРНЬБ БЛОКОВ (57) Изобретение относится к вычислительной технике, в частности к средствам контроля цифровых объектов.

Изобретение позволяет повысить полноту и эффективность контроля микропро-.

„„SU„„1332320 A 2 цессорных блоков. Перед началом проверки с помощью блока 12 ввода производится загрузка хранимых тестов в блок 10 памяти, модифицированной матрицы переходных вероятностей и кодов, из которых генерируется марковская последовательность - в память формирователя 7 псевдослучайной последовательности, сигналов синхронизации и масок — в блок 5 сверхоперативной памяти, программы проверки объекта контроля — в память блока 11 управления. В процессе высокочастотной проверки в блоке 6 обработки ин" формации осуществляется формирование очередного входного воздействия путем

- суперпозиции хранимого теста из бло- 3 ка 10 памяти, псевдослучайного теста — у,у

1332 от блока генератора 9 псевдослучайных тестов и очередного кода марковской последовательности — иэ формирователя 7. Необходимый источник подключается к блоку 6 обработки информации через блок 8 мультиплексоров. При суперпозиции выбор соответствующих полей задается масками из блока 5 сверхоперативной памяти, Входные воздействия подаются на объект контроля 3 и эталон 2 (при выполнении

320 проверки с помощью эталона) через блок l регистров. Блок 4 сравнения выполняет сравнение откликов объекта контроля 3 и эталона 2, а при его отсутствии — с предварительно вычисленными откликами, подготовленными в блоке 1 регистров, и выдает через блок 8 мультиплексоров и через блок

6 дбработки информации результаты сравнения на блок 13 вывода и блок

11 управления. 1 з,п ° ф-лы, 5 ил.

Изобретение относится к вычислительной технике, в частности к средствам автоматического контроля цифровых объектов, может быть использовано для высокочастотной функциональ- Б ной проверки микропроцессоров, блоков ЭВМ, построенных на основе микропроцессоров и других схем большой степени интеграции, целых микроЭВМ и

10 прочих сложных устройств в процессе их производства и является усовершенствованием изобретения по авт.св °

Ф 1042023..

Цель изобретения — повышение пол15 ноты и эффективности контроля.

На фиг. l представлена структурная схема устройства; на фиг. 2 — принципиальные схемы одного разряда блока регистров, блока сравнения, блока сверхоперативной памяти, блока обра20 ботки информации и блока мультиплексоров; на фиг,3 — схема формирователя псевдослучайной последовательности; на фиг.4 - схема генератора псев- 2 дослучайных чисел; на фиг.5 — схема блока управления.

В состав устройства входят блок 1 регистров, эталонный 2 и проверяемый

3 объекты, блок 4 сравнения, блок 5 сверхоперативной памяти, блок 6 обра30 ботки информации, формирователь 7 псевдослучайной последовательности, блок 8 мультиплексоров, генератор 9 псевдослучайных тестов, блок 10 памяти тестов, блок 11 управления, блок 35

12 ввода, блок 13 вывода.

Каждый из блоков 1, 4-6 и,8 состоит иэ N идентичных схем (разрядов), каждая иэ которых соответствует одному выводу проверяемого и эталонного объектов. Величина N определяется числом выводов у объектов, для большинства микропроцессорных блоков достаточно N = 256.

Схема любого i- ãî разряда блока 1 регистров содержит триггер 14 данных и триггер 15 коммутации, триггер 16 маски, элементы И 17-19 и два элемента И-HE 20 и 21.

В i-й разряд блока 4 сравнения входят последовательно соединенные элемент . И 22, сумматор 23 по модулю два и элемент И-НЕ 24.

В состав i-го разряда блока 5 сверхоперативной памяти входят три одноразрядных запоминающих устройства (ÇÓ) 25-27 с независимым управлением.

Любой i-й разряд блока 6 обработки информации в простейшем случае содержит IK-триггер 28, совмещающий функции одноразрядного регистра-накопителя и схемы логического преобразования данных, и элементы ИЛИ 29 и 30, с помощью которых в некоторых операциях обеспечивается отключение выходов ЗУ 25 и 26 от входов триггера 28.

В каждый i-й разряд блока 8 мультиплексоров входят элемент ИЛИ 31 и связанные с ним пять элементов

И 32-36, с помощью которых производится выбор источников данных для блока 6 обработки информации.

Формирователь 7 псевдослучайной последовательности (фиг.3) служит для формирования псевдослучайных по3 13323 следовательностей N-разрядных кодов, описываемых матрицей переходных вероятностей. Блок содержит генератор

37 псевдослучайных чисел, счетчик

38 столбцов, счетчик 39 строк, память

40 модифицированной матрицы переходных вероятностей, счетчик 41 адресов памяти кодов, память 42 кодов.

Генератор 37 псевдослучайных чисел вырабатывает равномерно распределенные числа. В простейшем случае он может быть реализован на сдвиговых регистрах с обратными связями. На фиг.4 показан вариант генератора, в котором используется сдвигокый регистр 43 и один сумматор 44 по модулю два.

Блок 11 управления (фиг.5) содержит память 45 команд и связанные с ней счетчик 46 и регистр 47 команд, тактовый генератор 48, первую группу

49 элементов И, обеспечивающую формирование управляющих сигналов, которые через первую группу выходов бло- 26 ка 11 управления поступают на все блоки устройства, вторую группу 50 элементов И, формирующую управляющие сигналы для внутренних узлов блока, счетчик 51 адресов блока IO памяти .тестов, регистр 52 управления, предназначенный для запоминания управляющих разрядов читаемого из блока 10 слова, регистр 53 состояния, который фиксирует результат проверки реакций

35 объекта, получаемый от блока 4 сравнения, и другие особые ситуации, требующие останова процесса проверки.

Триггер 14 данных служит для хранения значения сигнала, подаваемого в текущем такте проверки на вход объекта, или эталонного значения выходного сигнала объекта.

Триггер 15 коммутации определяет функцию канала в текущем такте: подача сигнала на вход объекта или опрос его выходного сигнала. В почледнем случае он переводит элементы И 17 и

18 в высокоимпедансное состояние вынератора может входить один или несколько регистров.

Блок 10 памяти тестов предназначен для хранения тестов, задаваемых всеми наборами, эталонных реакций (если при проверке отсутствует эталонный объект) и, при необходимости, фактических реакций объекта, которые записываются в него в процессе проверки и затем анализируются для диагностики неисправности. Блок 10 представляет собой ЗУ с произвольным доступом, имеющим объем 4-8 тысяч (N + К)- разрядных слоев, где К вЂ” чис т ло дополнительных разрядов в слове, необходимых для обеспечения работы блока 11 управления.

Счетчик 38 столбцов предназначен для хранения случайного числа и формирования адресов информации, вводи50 хода.

Триггер 16 маски вместе с элементом И 19 разрешает или запрещает прием информации в триггер 14 данных, а также позволяет исключить из проверки соответствующий вывод объекта при сравнении реакций. Элементы И-НЕ

20 и 21 служат для выбора источника данных при установке триггера 14 данных.

Элемент И 22 служит для выбора способа проверки состояния i-го вывода проверяемого объекта (сравнение с состоянием вывода эталонного объекта или с состоянием триггера 14 данных) ° Сама проверка состояния осуществляется сумматором 23.

Элемент И-НЕ 24 обеспечивает передачу в блок 11 управления результата сравнения или его блокировку в зависимости от состояния триггера 16 маски.

ЗУ 25 служит для хранения масок сравнения и масок приема в триггеры

14 данных, а также данных, определяющих на какие входы объекта подаются псевдослучайные сигналы; ЗУ 26 служит для хранения сигналов синхронизации объектов, эталонных значений управляющих выходных сигналов объектов, а также данных, определяющих тип теста для каждого входа объекта— детерминированный или с выхода формирователя псевдослучайной последовательности цепи Маркова и др. ЗУ 27 предназначен для хранения данных, обеспечивающих оперативное переключение каналов связи с объектами на прием или выдачу сигналов. Объем каждого из ЗУ 25-27 составляет 128256 бит.

Генератор 9 псевдослучайных тестов .служит для формирования последовательностей псевдослучайных чисел. В частности он может быть реализован аналогично генератору 37 на сдвиговых регистрах с обратными связями. В за -.. висимости от величины N в состав re

5 133232 мой перед началом проверки в память

40 модифицированной матрицы переходных вероятностей.

Счетчик 39 строк служит для хране5 ния номера (адреса) строки и формирования адресов информации, вводимой перед началом проверки в память 40 модифицированной матрицы переходных вероятностей, 10

Память 40 модифицированной матрицы переходных вероятностей представляет собой двухмерный массив из 1од и (-разрядных слов, где ив число состояний цепи Маркова, Адресация слова осуществляется путем указания номера строки в счетчике 39 строк и номера столбца в счетчике 38 столбцов с параллельным приемом информации, .Число строк памяти 40 модифици- 20 рованной матрицы переходных вероятностей равно и, а число столбцов

2, где m определяется способом представления переходных вероятностей

Р11,, в виде Р,1, = 2

Счетчик 41 адресов с параллельным приемом информации предназначен для хранения считанного из памяти 40 модифицированной матрицы переходных вероятностей номера очередного состоя- д0 ния цепи Маркова, а также для формирования адерсов информации, вводимой перед началом проверки в память 42 кодов.

Память 42 кодов содержит п слов и

35 служит для хранения N-разрядных кодов. Каждому состоянию цепи Маркова соответствует некоторый код в памяти

42 кодов.

Блок 12 ввода служит для загрузки тестов в блок 10 памяти тестов, модифицированной матрицы переходных вероятностей в память 40, кодов в память 42, управляющих данных в блок 5 сверхоперативной памяти и команд в память 45 блока 11 управления.

В простейшем случае блок 12 содержит переключатели и кнопки, с помощью которых обеспечивается ручной выбор приемника данных, набор данных и их

50 ввод, В более сложных вариантах построения этот блок может содержать устройства ввода информации с машинных носителей и устройства внешней памяти типа магнитных дисков и т.п.

Блок 13 вывода в наиболее простом исполнении имеет лишь средства индикации регистра. 53 состояния и триггеров 28 блока 6 обработки информации. о

В более сложных случаях в него могут входить устройства вывода на экран, на машинные носители информации, а также средства сопряжения с ЭВМ.

Устройство работает следующим образом.

Перед началом проверки с помощью блока 12 ввода производится загрузка тестов и других данных. Приемник данных определяется управляющей информацией, записываемой из блока 12 ввода в регистр 47 команды.

Хранимые тесты загружаются в блок

10 памяти через блок 8 мультиплексоров и блок 6 обработки информации. При этом адреса ячеек блока 10 принимаются от блока 12 ввода в счетчик 51 адресов. Модифицированная матрица переходных вероятностей и коды загружаются в память 40 и 42 соответственно, также через блок 8 мультиплексоров и блок 6 обработки информации. Адреса памяти 40 модифицированной матрицы переходных вероятностей задаются счетчиками 38 столбцов и 39 строк, а адреса памяти 42 кодов — счетчиком

41 адресов. При этом в память 40 загружается модифицированная матрица переходных вероятностей А, получаемая следующим образом.

Пусть задана простая однородная цепь Маркова S = (S; ), i = О, п-1, с матрицей переходных вероятностей

Р = )jP„.1,11, где P;< — вероятность перехода за один такт из состояния S, в состояние S, i 1 =0,п-1, Р„ „ 2, у," - целое. Модифицированная матрица переходных вероятностей

А имеет вид А = 1!а;;(1, i=0,п-1, j=0 2 -1. Строка A соответствующая состоянию S; представля ет собой числовую последовательность, состоящую из и серий, причем k-я серия состоит из номеров k, повторенных у;1, раз.

1 5 1

Например при P. — (-, 8—,,-) m =3 °

А,. = (О, О, 1, 1, 1, 1, 1, 2) .

В память 42 кодов загружаются и двоичных N-разрядных наборов, Последовательности сигналов синхронизации, маски и другие управляющие данные поступают от блока 12 ввода в блок 5 сверхоперативной памяти (также через блоки 6 и 8), причем адреса ячеек блока 5 задаются непосредственно из регистра 47 команды. Программа, определяющая

2320

133 последовательность операций устройства, в каждом такте проверки объекта загружается из блока 12 в память 45 команд с использованием для задания адресов счетчика 46 команд. После завершения ввода начинается сам процесс высокочастотной . проверки. Для этого в регистр 47 вводится команда пуска, которая записывает в счетчик

46 команд адрес начала программы в памяти 45, приводит в исходное состояние генератор 9 псевдослучайных тестов, сбрасывает счетчик 51 адресов блока 10 памяти тестов, приводит в исходное состояние генератор 37 псевдослучаиных чисел, сбрасывает счетчик 39 строк и включает тактовый генератбр 48.

При синхронной организации обмена с проверяемым объектом работа устройства в каждом такте t высокочастотной проверки сводится к следующей последовательности шагов, задаваемых командами программы, хранимой в памяти 45 блока 11 управления. Для определенности далее считается, что последовательность синхронизации объек та состоит из двух наборов.

Шаг 1. При этом происходит чтение данных из блока 5 сверхоперативной памяти: объединение очередного тестового набора Х, получаемого из блока

10 памяти, с содержимым триггеров 28 блока 6 обработки, осуществляемое опе рацией Х Л k, V Р - R, где k„константа. из ЗУ 26 блока 5, определяющая входы проверяемого и эталонного объектов, на которые должны прикладываться соответствующие разряды набора Х (в этих разрядах k, содержатся единицы), R — состояние триггеров 28 блока 6; передача маски входов синхро низации объектов из ЗУ 25 блока 5 в триггеры 16.блока 1 регистров передача R в немаскированные триггеры 14 данных блока 1; передача из ЗУ 27 блока 5 в триггеры 15 коммутации бло-.. ка данных для включения каналов блока 1, связанных с двунаправленными выводами объектов, на выдачу состояния триггеров 14 на объекты; сдвиг в регистре 43 генератора 37 для получения очередного псевдослучайного числа, формирование очередного псевдослучайного числа в генераторе 9 тес тов для получения очередного псевдослучайного тестового набора для такта 1 + 1.

Шаг 2. Происходит: чтение данных иэ блока 5 сверхоперативной памяти, передача маски информационных входов объектов из ЗУ 25 блока 5 в триггеры 16 блока 1; передача первого набора синхронизации из ЗУ 26 блока 5 в незамаскированные триггеры 14 данных блока 1 и соответственно на вхо," ды объектов; подготовка следующего адреса в счетчике 51 и запуск чтения тестового набора из блока 10 памяти для такта t + 1; передача псевдослу" чайного числа из генератора 37 псевдослучайных чисел в счетчик 38 столбцов и запуск чтения из памяти 40 модифицированной матрицы переходных вероятностей для определения следующего состояния цепи.

lar 3. Осуществляется: чтение данных из блока 5 сверхоперативной памяти; передача второго набора синхронизации иэ ЗУ 26 блока 5 в незамаскированные триггеры 14 данных блока

1 и соответственно на входы объектов; передача из ЗУ 27 блока 5 в триггеры

15 блока 1 данных для включения каналов блока 1, связанных с двунаправленными выводами объектов на прием их реакции; прием в блок обработки псевдослучайного набора Y от блока 9 для такта t + 1 и выполнее опер ции у Л 1 2 - R rpe k2 константа из ЗУ 26 блока 5, определяющая входы объектов, на которые должны подаваться соответствующие разряды набора Y (в этих разрядах k2 содержатся единицы); прием следующего состояния цепи Маркова из памяти

40 модифицированной матрицы переходных вероятностей в счетчик 41 адресов памяти кодов и в счетчик 39 строк и запуск чтения кода из памяти 42 кодов.

Шаг 4. Осуществляется: чтение данных из блока 5 сверхоперативной памяти; прием в блок 6 обработки информации набора Z для такта t + 1 от формирователя 7 и выполнение операции

2 L k Y R - -2, где k — константа из ЗУ 26, определяющая входы объектов, на которые должны подаваться соответствующие разряды набора Е (в этих разрядах k содержатся единицы); передача из ЗУ 25 блока 5-маски сравнения в триггеры 16 блока 1; сравнение состояния незамаскированных выводов проверяемого и эталонного объектов в блоке 4 (при равенстве — пере-.

10 единицу, а путем передачи в него адреса из регистра 47.

Дополнительные шаги и соответственно команды в программе вводятся и тогда, когда требуется модифицировать тестовый набор в блоке 6 обработки информации перед подачей его на входы объекта, при записи реакций объекта в блок 10 памяти тестов и в некоторых других случаях. При описанном ранее построении блок 6 обработки информации позволяет выполнить следующие операции: ь| о P ! (4 n p)nv. -2; (n h Р)чк --к, (Ы л р)ок-=re, где d — операнд блока 5 сверхоперативной памяти или вектор из всех единиц; р — операнд из блока 10 памяти тестов, от формирователя 7 .псевдослучайной последовательности от генератора 9 псевдослучайных тестов, от блока 4 сравнения или вектор из всех единиц.

Состояние R триггеров 28 блока 6 обработки информации может быть записано в блок памяти тестов или в блок сверхоперативной памяти и использоваться в качестве операндов d и 1 в последующих операциях.

При показанном на фиг.2 построении блока 1 регистров и блока 4 сравнения можно изменять вид данных, получаемых от блока 4, в зависимости от состояния тех триггеров )4 блока 1 которые соответствуют выходам проверяемого объекта, Если в эти триггеры записаны эталонные значения выходных сигналов, то блок 4 выдает вектор ошибок, в котором единицы соответствуют выходам объекта, на которых обнаружена ошибка, если в триггеры 14 записана константа "Нуль", то на выходы блока

4 передается фактическое состояние выходов объектов, если константа

"Единица" - то инверсия этого состояния

1.Устройство контроля микропроцессорных блоков по авт.св. Р 1042023, о т л и ч а ю щ е е с я тем, что, 9 133232 ход к шагу 1, при неравенстве сигналов хотя бы одной пары выходов — установка разряда ошибки регистра состояния 53 и останов).

Каждый из указанных шагов задается соответствующей ему одной командой программы внутриконтактного управ-. ления, читаемой блоком 11 из памяти

45. Прочитанная команда принимается 1п в регистр 47, а в счетчике 46 одновременно формируется адрес следующей команды, т.е. выполнение текущей команды совмещается по времени с чтением следующей. 15

Каждая команда содержит адресное поле, в котором размещаются ЗУ 25-27 блока 5 сверхоперативной памяти, поле кода операции блока 6 обработки, поле управления блоком 8 мультиплексо.2р ров и управляющие разряды, с помощью которых задается выдача стробирующих сигналов в блоки 5 и 6, в блок 1 регистров, в формирователь 7 и генератор 9 псевдослучайных тестов. 25

Эти сигналы вырабатываются первой группой 49 элементов И под действием импульсов тактового генератора 48.

Сигналы управления счетчиком 46 команд, счетчиком 51 адресов, регистром 52 управления и блоком 10 памяти тестов формируются аналогичным образом второй группой 50 элементов И.

8 регистр 52 управления записываются управляющие разряды слов, читаемых иэ блока 10. При соответствуюЩем признаке в команде, находящейся о в регистре 47, содержимое регистра

52 передается в счетчик 46 команд.

Таким образом, при выборке теста из 4р .блока 9 можно передавать управление разным программам., хранимым в памяти 45, что позволяет изменять последовательность и состав операций устройства на разных этапах проверки 45 объекта. Последовательность команд в пределах одной программы может изменяться с помощью команд условных переходов по результату сравнения, полученному от блока 4, что необходимо, 5О например, при асинхронной органиэации обмена с проверяемым объектом, когда в каждом такте проверки добавляются шаги, связанные с анализом состояния управляющих выходов объек- Ф о р м у л а и з о б р е т е н и я та. При выполнении команд условных и безусловных переходов новое состояние счетчика 46 формируется не увелиЮ чением его предыдущего состояния на

l 3323 с целью повышения поЛноты и эффективности контроля, оно содержит формирователь псевдослучайной последовательности, группа управляющих входов ко5 торого соединена с первой группой управляющих выходов блока управления, группа информационных входов формирователя псевдослучайной последовательности соединена с группой выходов lO блока обработки информации, группа выходов формирователя псевдослучайной последовательности соединена с пятой группой информационных входов блока мультиплексоров. l5

2.устройство по п. l, о т л и— ч а ю щ е е с я тем, что формирователь псевдослучайной последовательности содержит генератор псевдослучай,.ных чисел, счетчик столбцов, память 2б модифицированной матрицы переходных вероятностей, счетчик строк, память кодов, счетчик адресов памяти кодов,. причем вход пуска генератора псевдослучайных чисел, входы синхронизации 25 счетчиков столбцов, строк и адресов памяти кодов, входы записи памяти

20 )2 мод и фицир о ва ни о и м а тр ицы п ер е ход ных вероятностей и памяти кодов образуют группу управляющих входов формирователя псевдослучайной последовательности, выход генератора псевдослучайных чисел соединен с информационным входом счетчика столбцов, выход которого соединен с входом адреса столбца памяти модифицированной матрицы переходных вероятностей, вход адреса строки которой соединен с выходом счетчика строк, выход памяти модифицированной матрицы переходных вероятностей соединен с информационными входами счетчиков строк и адресов памяти кодов, группа информационных входов формирователя псевдослучайной последовательности подключена к информационным входам памяти модифицированной матрицы переходных вероI ятностей и памяти кодов, выход счетчика адресов памяти кодов соединен с адресным входом памяти кодов, выход которой образует группу выходов формирователя псевдослучайной последоI вательно сти. !

К2 Я

Ое 10 Ое7 бт12 ОтУ

Уий.2

1332320

1332320 к ОД78.9

Составитель Д. Ванюхин

Техр ед Л. Сердюкова Корректор И. Муск а

Редактор Е.Папп

Заказ 3834/45 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4!5

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4