Процессор

 

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих вычислительных систем. Цель изобретения -повышение быстродействия процессора за счет совмещения во времени выполнения независимых операций над полусловами. Процессор содержит блок 4 памяти микрокоманд, регистр 5 микрокоманд, вычислительный блок 1, блок 11 памяти констант, блок 20 элементов И, коммутатор 21 начальной установки, элемент ИЛИ 22, мультиплексор 19 условий, регистр 13 адреса микрокоманды, блок 14 памяти адресов переходов, двухкортовый 15 адреса перехода, регистр 16 внешних переходов, регистр 17 маски и блок 18 маскирования. 1 з.п. ф-лы, 3 ил., 2 табл. С S (Л j«

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„.SU„,133232

А1 д1) 4 G 06 F 15/00 ° 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ авиа!

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4051335/24-24 (22) 07.04.86 (46) 23.08.87. Бюл. №- 31 (72) Г.Г.Калиш, Н.А.Каневская и И.В.Ткаченко (53) 681.3 (088.8) (56) Авторское свидетельство СССР № 1020825, кл. G 06 F 9/22, 1983.

Брик Дж.Мик.Дж. Проектирование микропроцессорных устройств с разрядно-модульной организацией.-M.:

Мир, 1984, кн.2, с.361-392. (54) ПГОЦКССОГ (57) Изобретение относится к вычис— лительной технике и может быть использовано при разработке быстродействующих вычислительныхсистем. Цель изобретения †повышен быстродействия процессора за счет совмещения во времени выполнения независимых операций над полусловами. Процессор содержит блок 4 памяти микрокоманд, регистр

5 микрокоманд, вычислительный блок

1, блок 11 памяти констант, блок 20 элементов И, коммутатор 21 начальной установки, элемент ИЛИ 22, мультиплексор 19 условий, регистр 13 адреса микрокоманды, блок 14 памяти адресов переходов, двухкортовый регистр

)5 адреса перехода, регистр 16 внешних переходов, регистр 17 маски и блок 18 маскирования. 1 s.ï. ф-лы, 3 ил., 2 табл.

l3

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих вычислительных систем.

Цель изобретения — повышение быстродействия процессора.

На фиг.l показана структурная схема процессора; на фиг.2 — структурная схема вычислительного блока; на фиг,З вЂ” временные диаграммы обработки в процессоре микрокоманды.

Процессор содержит вычислительный блок 1, состоящий из двух одинаковых операционных узлов 2 и 3, блок 4 па-. мяти микрокоманд, регистр 5 микрокоманд, содержащий два одинаковых поля 6 и 7 управления операционными узлами, поле 8 управления внутренними блоками, поле 9 управления внешними устройствами и поле 10 адреса следующей микрокоманды, блок ll памяти констант, блок 12 формирования адреса микрокоманды, в состав которого входит регистр 13 адреса микрокоманды, который может быть выполнен на базе любых синхронных триггеров

D-типа и младдий разряд которого должен иметь независимый Б-вход, блок 14 памяти адресов переходов, регистр 15 адреса перехода, регистр

16 внешних переходов„ регистр 17 маски, блок 18 маскирования, мультиплексор 19 условий, первый блок элементов И 20, коммутатор 21 начальной установки, элемент ИЛИ 22, информационный вход-выход 23, внутреннюю шину 24 данных, выходы 25 управления внешними устройствами регистра микрокоманд, вход 26 кода операции процессора, выход 27 поля управления первым операционным узлом регистра микрокоманд, выход 28 поля управления вторым операционным узлом регистра микрокоманд, выход 29 флатов первого операционного узла, выход 30 флатов второго операционного узла, вход 31 и выход 32 переноса первого операционного узла, вход 33 и выход 34 переноса второго операционного узла.

Первый блок элементов И содержит первый 35, второй 36, третий 37, четвертый 38, пятый 39, шестой 40, седьмой 41 входы и первый 42, второй

43, третий 44, четвертый 45, пятый

46, шестой 47, седьмой 48, восьмой

49, девятый 50, десятый 51, одиннадцатый 52 и двенадцатый 53 выходы.

32328 2

5

Процессор содержит также вход 54 начальной установки.

Соответствие между входными синхроимпульсами и выходными сигналами для первого блока элементов И 20 представлено в табл. l.

Операционный узел 2 (3) содержит (фиг.2)процессорный элемент 55, буферный регистр 5b, коммутатор 57 исходных данных, первый и второй сдвигатели 58 и 59, мультиплексор 60 сигнала переноса, группу элементов И 61, Группа элементов И 61 содержит первый 40 и второй 41 входы и первый

62, второй 63, третий 64, четвертый

65, пятый 66 выходы.

Соответствие между входными и выходными сигналами группы элементов

И 61 представлено в табл.2.

Процессор работает следующим образом.

Выполнение любой микрокоманды производится за одинаковый период времени, называемый микроциклом.

Обработка микрокоманд производится в конвейерном режиме, т.е. в течение одного микроцикла выполняются следующие процедуры: реализация текущей микрокоманды N, находящейся на регистре 5 микрокоманд, в исполнительном блоке l под управлением полей 6 и 7 регистра микрокоманд; формирование .адреса следующей микрокоманды Й и выборка микрокоманды M из блока 4 памяти микрокоманд по адресу, установленному на ее адрес-ных водах блоком 12 формирования адреса микрокоманды, под управлением поля 8 регистра 5 микрокоманд.

Формирование адреса микрокоманды

M может выполняться четырьмя различными способами.

1. Если микрокоманда M безусловная, то ее адрес поступает без изменения из поля 10 адреса следующей микрокоманды регистра 5 микрокоманд в регистр 13 адреса микрокоманды.

Оттуда в нужный момент времени он задается на адресные входы блока 4 памяти микрокоманд и удерживается там в течение времени, необходимого для чтения микрокоманды.

2. Если адрес микрокоманды М определяется по условию, выработанному узлом 2 (3), то это условие поступает по цепям 29 или 30 через мультиплексор 19 условий на единичный вход младшего разряда регистра 13 адреса

328 з 1332 микрокоманд, в который предварительно был заслан код адреса из поля 10 регистра микрокоманд так же, как в п.l. В этом случае код адреса в по5 ле 10 регистра микрокоманд содержит

11 ll

0 в младшем разряде . Если условие выработалось, то младший разряд адреса в регистре 1 3 устанавливается в

" 1 ", если не т — то остается в "0 " . ) ð

Дальнейшие действия аналогичны п . l .

3 . Если адрес микро команды М опр еделяе т ся по ре З уль татам вычислений микро команды L, предшествовавшей N, в узлах 2 (3 ) т о вычисленный код ) 5 поступает в конце пр едьщуще го микроцикла по цепям 2 3 и 2 4 на регистр 1 5 адреса перехода, а с выхода этого регистра в данном микроцикле посту.пает на адресные входы блока 1 4 па- 20 мяти адресов переходов и удерживается там в . течение времени, нео бходимого для чтения адреса микрокоманды

М, который поступает с выходов блока

1 4 памяти адресов переходов на адрес- 25 ные входы блока 4 памяти микрокоманд .

4 . Если адрес микрокоманды М задается другими процессорами системы, например, код команды языка высокого 30 уровня должен включить в данном проце с сор е выполнение определенной микропро г раммы, то соответствующий код поступает по цепям 26 на регистр 1 6 внешних переходов, маскируется в блоке 1 8 с текущим кодом регистра 1 7 маски и, если блокировка для данного кода отсутствует, поступает н а адресные входы блока 1 4 памяти адресов переходов . Дальнейшая процедура ана- 40 логична и . 3 .

В течение микроцикла выполнения текущей микрокоманды поле 9 упр авления внешними устройствами регистра

5 микрокоманд вьщает по цепям 2 5 в се 45 сигналы, необходимые при вз аимодействии: проце с сора с другими устрой ствами системы, например сигналы запро сов н а обращения к общей памяти системы и т . и .

Вычислительный блок 1, состоящий из двух одинаковых узлов 2 и 3, каждый из которых обрабатывает полуслово информации, работает следующим образом. Каждый узел содержит процессорный элемент 55, который может выполнять над полусловом информации ряд арифметических и логических операций. Источниками обрабатываемой информации могут служить внутренняя память микропроцессорных элементов

55, буферный регистр 56, блок 11 памяти констант, связанные с процессорным элементом по внутренней шине

24 данных через коммутатор 57 исходных данных, а также устройства системы, внешние по отношению к данному процессору, связанные с процессорным элементом 55 по внешней шине 23 данных через коммутатор 57 исходных данных ° Приемниками информации могут служить внутренняя память процессорного элемента 55, буферный регистр

56, регистр )5 адреса перехода через сдвигатель 58 по внешней шине 23 данных или через сдвигатель 59 по внутренней шине 24 данных, а также устройства системы, внешние по отношению к данному процессору, через сдвигатель 58 по внешней шине 23 данных. При этом сдвигатели 58 и 59 обеспечивают быструю передачу любых комбинаций байтов по внутренней и внешней шинам данных.

Поля 6 и 7 управления операционными узлами регистра 5 микрокоманд содержат все коды, необходимые для управления работой операционных узлов, а именно: код элементарной операции набора процессорных элементов

55; код входного переноса Р и код управления мультиплексором 60 сигнала переноса; коды адресов двух источников информации; код адреса приемника информации; код управления сдвигателями 58 и 59; код управления коммутатором 57 исходных данных; код управления группой элементов И 61.

Исполнительный блок 1 может обрабатывать информацию в двух режимах: с полноразрядным словом и с полусловами. При обработке полнораэрядного слова поля 6 и 7 управления операционными блоками регистра 5 микрокоманд содержат одинаковую информацию, под управлением которой выполняется элементарная операция над всеми разрядами информационного слова. Если по ходу выполнения микропрограммы требуется обработка независимых слов, разрядность которых не превышает полуслова, то узлы 2 и 3 выполняют независимые операции над полусловами под управлением соответственно полей

Г

6 и 7, содержащих в данном случае разную информацию. При этом производительность исполнительного блока 1

5 13323 фактически удваивается за счет максимального использования его оборудования.

Рассмотрим работу предлагаемого процессора на примере выполнения двух независимых операций над полусловами информации под управлением одной микрокоманды.

Пуск процессора осуществляется по 10 входам 54 начальной установки следующим образом. На адресные входы блока 4 памяти микрокоманд поступает адрес пусковой микрокоманды через первые входы данных коммутатора 21 15 начальной установки. Разрешается чтение микрокоманды из блока 4 памяти микрокоманд через элемент ИЛИ 22 и устанавливается в "1" разряд регистра 16, соответствующий коду адреса 20 первой микрокоманды вызываемой микропрограммы, Одновременно на входы

35-41 начинают поступать синхроимпульсы. Сигналы с входов начальной установки снимаются, когда пусковая 25 микрокоманда переписана на регистр

5 микрокоманд. При этом коммутатор

2l начальной установки переключается на прием информации по вторым входам данных. Пусковая микрокоманда опра- 30 шивает ре-истр 16 внешних переходов и через блок 18 и блок 14 памяти адресов переходов (синхровходы соответственно 48 и 49) формирует адрес первой микрокоманды Й вызываемой ми- 35 кропрс раммы, который поступает на адресные входы блока 4 памяти микрокоманд. Затем производится чтение микрокоманп N из блока 4 памяти микрокоманд и ;пись ее в регистр 5 ми- 40 крокоманд (синхровходы 51 и 42 соответственно).

28 выполняются под управлением поля

8 регистра 5 микрокоманд, Параллельно в вычислительном блоке 1 под управлением полей 6 и 7 регистра 5 микрокоманд выполняются следующие действия. В операционном узле 2, обрабатывающем младшее полуслово информации, под управлением поля 6 регистра 5 микрокоманд (цепи 27) считываются два операнда из внутренней памяти микропроцессорных элементов 55 и в АЛУ выполняется арифметическое сложение (блоки 55 и

60, синхровход 63). Результат появляется на 0-выходах процессорных элементов 55 и через сдвигатель 58 под управлением синхровхода 65 поступает на выходы 23, откуда может быть записан во внешние приемники информации под управлением соответствующих сигналов на выходах поля 9 регистра 5 микрокоманд (выходы 25) .

В операционном узле 3, обрабатывающем старшее полуслово информации, под управлением поля 7 регистра 5 микрокоманд (цепи 28) считывается первый операнд из буферного регистра

56 по цепям 24 через коммутатор 57 исходных данных на 0-входы процессорных элементов 55 (синхровход 62); одновременно второй операнд считывается из внутренней памяти процессорных элементов 55; в АЛУ выполняется операция логического умножения, результат операции записывается во внутреннюю память процессорных элементов (блоки 55 и 60, синхровход

63) . формула изобретения

5.5

В рассматриваемом примере микрокоманда М является безусловной, т.е. адрес следующей микрокоманды М задан в поле 1О регистра 5 микрокоманд, откуда он передается в регистр 13 адреса микрокоманды под управлением синхровхода 43. Затем под управлением синхровхода 50 он поступает на входы адреса микрокоманды через вторые входы данных коммутатора 21 начальной установки, разрешается чтение микрокоманды через элемент

ИЛИ 22 и под управлением синхровхода

51 производится чтение следующей микрокоманды М из блока 4,памяти микрокоманд. Все эти процедуры

1.Процессор, содержащий блок памяти микрокоманд, блок формирования адреса микрокоманды, регистр микрокоманд, вычислительный блок, причем выход блока памяти микрокоманд соединен с информационным входом регистра микрокоманд, выход поля управления внешними устройствами которого соединен с выходом управления внешними устройствами процессора, о т л и— ч а ю шийся тем, что, с целью увеличения быстродействия процессора, он содержит блок памяти. констант, блок элементов И, коммутатор начальной установки и элемент ИЛИ, причем блок формирования адреса микрокоманды содержит мультиплексор условий, l332328 8 регистр адреса микрокоманды, блок памяти адресов переходов, регистр адреса перехода, регистр внешних переходов, регистр маски, блок маскирования, а вычислительный блок содержит первый и второй операционные узлы, причем выходы первого и второго полей микроопераций соединены соответственно с входами кода операции первого и второго операционных узлов, первые информационные входывыходы которых объединены и соединены с первым информационным входом регистра адреса перехода и с информационным входом-выходом процессора,, старший разряд информационного входа регистра внешних переходов, первый информационный вход и управляющий вход коммутатора начальной установки и первый вход элемента ИЛИ объединены и подключены к входу начальной установки процессора, вход кода команды процессора соединен с остальными разрядами информационного входа регистра внешних переходов, выход которого соединен с первым информационным входом блока маскирования, второй информационный вход которого соединен с выходом регистра маски, инфор мационные входы регистра маски, адресные входы и вход управления чтением блока памяти констант, вход управления мультиплексора условий, вход управления чтением блока памяти адресов переходов, вход управления третьим состоянием регистра адреса перехода и с первого по двенадцатый входы блока элементов И объединены и подключены к выходам поля управления внутренними блоками регистра микрокоманд, выход поля адреса следующей микрокоманды которого соединен с информационным входом регистра адреса микрокоманды, выход .которого соединен с выходом блока памяти адресов переходов и с вторым информационным входом коммутатора начальной установки, выход которого соединен с входом адреса блока памяти микрокоманд, вход управления чтением которого соединен с выходом элемента ИЛИ, выход блока маскирования соединен с выходом регистра адреса переходов и с адресным входом блока памяти адресов переходов, вторые информационные входы †выхо первого и второго операционных узлов объединены и соединены с выходом блока памяти констант и

55 вторым информационным входом регистра адресов переходов, выходы логических условий первого и второго операционных узлов соединены соответственно с первым и вторым информационными входами мультиплексЬра условий, выход которого соединен с вхоI дом установки в "1" младшего разряда регистра адреса микрокоманды, первый синхровход процессора соединен с первыми синхровходами первого и второго операционных узлов и тринадцатым входом блока элементов И, второй синхровход процессора соединен с вторыми синхровходами первого и второго операционных узлов и с четырнадцатым входом блока элементов

И, третий синхровход процессора соединен с пятнадцатым и шестнадцатым входами блока элементов И, четвертый синхровход процессора соединен с семнадцатого по девятнадцатый входы, а пятый синхровход процессора соединен с двадцатого по двадцать второй входы блока элементов И, шестой и седьмой синхровходы процессора соединены соответственно с двадцать третьим и двадцать четвертым входами блока элементов И, с первого по двенадцатый выходы которого соединены соответственно с синхровходами регистра микрокоманд, регистра адреса микрокоманды, регистра внешних переходов, регистра маски, мультиплексора условий, с входами управления третьим состоянием регистра адресов переходов, блока маскирования, блока памяти адресов переходов, регистра адреса микрокоманды, блока памяти микрокоманд, блока памяти констант, с синхровходом регистра адреса переходов, выход признака переноса второго операционного узла соединен с входом признака переноса второго операционного узла, выход признака переноса которого соединен с выходом признака переноса из старшего разряда слова процессора, вход признака переноса в младший разряд слова процессора соединен с входом признака переноса первого операционного узла.

2 ° Процессор по п.1, о т л и— ч а ю шийся тем, что содержит процессорный элемент, группу элементов И, буферный регистр, мультиплексор сигнала переноса, коммутатор исходных данных, первый и второй сдвигатели, причем первый информационный

Таблица 1

Выход

СИ 1

42

СИ 2

43,44,45

СИ 3

46

СИ 4

47,48,39

50,51

СИ 5

СИ 6

52

СИ 7

Таблица 2

Наименова- Вход ние сигнала

Выход

62

СИ 6

63 — 66

СИ 7

13 вход-выход узла соединен с выходом первого сдвигателя и первым информационным входом коммутатора исходных данных, второй информационный входвыход узла соединен с выходами второ го сдвигателя и буферного регистра и с вторым информационным входом комМутатора исходных данных, выход ло-: гических условий процессорного элемента соединен с одноименным выходом узла, вход кода микрооперации и вход номера регистра процессорного элемента, входы управления первого и второго сдвигателей и коммутатора исходных данных, вход управления и первый информационный, вход мультиплексора сигнала переноса и с первого по пятый входы элементов И группы объединены и подключены к входу кода операции узла, выход коммутатора исходных данных соединен с информационными входами буферного регистра и процессорного элемента, информациойный выход которого соединен с информационными входами первого и второго сдвигателей, вход переноса узла соединен с вторым информационным входом мультиплексора сигнала переноса, выход которого соединен с входом переноса процессорного элемента„ выход переноса которого соединен с выходом переноса узла, первый синхровход которого соединен с шестыми входами элементов И группы, с седьмого по десятый входы которых соединены с вторым синхровходом узо ла, выходы с первого по пятый элементов И группы соединены соответствен32328 10 но с входом управления третьим состоянием буферного регистра, с синхровходом процессорного элемента и синхровходами второго и первого сдви5 гателей и синхровходом буферного регистра.

10 Наименова- Вход ние сигнала

1332328

1(ЗЗ) л(я)

Фиг. 2

Чтение

МАКОМ

ПирИача м1ОВи A;4Z

8 Я р;Вьра3ошка 8>g25

8нешни» упр, сиг Й5 на"" 8,45

Пере3а ча а РреCu»11д(У1 Р di.Ц бП 13

bn. 55; 6

8».83,f5

К dn "К„5К

Уых. 25

8».82

can/с йИ, Ai».

24, de. 57

&55;Eg

Ох.Я

%us. Я

Составитель А.Афанасьев

Техред Л.Сердюкова Корректор С.Шекмар редактор В.Петраш

Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 3834/45

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4

Чтение енеран&

5инолнен итерации ,уапись рюулст тИ

СИ1

C@2 бИ3

СИ4

СИ5

СИ8

СИ7

8» 35

Вх 56

В» 57

Вх ЮВ

Вх 3g

В» t0

Вх 41

8х 50,51

&.4