Дискретный фазовращатель

 

Изобретение относится к радиотехнике и обеспечивает упрощение путем уменьшения объема блока памяти (БП). Дискретный фазовращатель (ДФВ) содержит задающий генератор (ЗГ) 1, делитель 2 частоты, формирователь 3 кодов базисных функний, БП 4, сумматор 5, ПАП 6, фильтр 7 нижних частот, блок 8 умножителей, блок II управления делителем частоты. В БП 4 записаны коэф. Фурье для всех дискретных фазовых сдвигов в пределах одного периода следования импульсов .ЗГ 1, на вход 9 подается сигнал управления в виде кодов, представляющих собой адреса ячеек памяти БП 4. Коэф. Фурье соответствует требуемому фазовому сдвигу. В качестве базисных функций, которые умножаются на коэф. Фурье, могут использоваться, например , функции Уолша. В результате сложения результатов перемножения, преобразования и фильтрации на выходе 10 формируется гармонический сигнал , фаза которого дискретно изменяется в пределах периода ЗН 1. Если фазовый сдвиг превышает период ЗГ 1, то с помощью блока 11, работа которого поясняется, осуществляется изменение на один период сигнала коэф. деления делителя 2. В результате происходит сдвиг выходного сигнала ДФВ на один период счетных импульсов делителя 2. В фазовращатель введен блок 11, состоящий из двух дещифраторов, двух элементов RFTH, двух RS- триггеров и двух элементов И. 2 ил. « (Л Фиг ttiiof

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А "( (19) (11) (511 4 H 03 Н 11/2n

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЬ1Й НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (2l) 3882152/24-09 (22) 09,04.85 (46) 15.09.87. Бюл.1(- 34 (72) С.А.Новожилов (53) 621.372.57(088.8) (56) Гоноровский И.С. Радиотехнические цепи и сигналы. Г1.: Советское радио, 1971, с.25. (54) ДИСКРЕТ11ЫЙ ФАЗОВРАШАТЕЛЬ (57) Изобретение относится к радиотехнике и обеспечивает упрощение путем уменьшения обьема блока памяти (БП). Дискретный фазонращатель (ДФВ) содержит задающий генератор (ЗГ) 1, делитель 2 частоты, формирователь 3 кодов базисных функций, БП 4, сумматор 5, ПАП 6, фильтр 7 нижних частот, блок 8 умножителей, блок 11 управления делителем частоты. В БП

4 записаны коэф. Фурье для всех дискретных фазовых сдвигов в пределах одного периода следования импульсов .ЗГ 1 на вход 9 подается сигнал управления в виде кодов, представляющих собой адреса ячеек памяти БП 4. Коэф.

Фурье соответствует требуемому фазовому сдвигу. В качестне базисных функций, которые умножаются на коэф.

Фурье, могут использоваться, например, функции Уолша. В результате сложения результатов перемножения, преобразования и фильтрации на выходе 10 формируется гармонический сигнал, фаза которого дискретно изменяется н пределах периода 3H I. Если фазовый сдвиг превышает период ЗГ 1, то с помощью блока 11> работа которого поясняется, осуществляется изменение на один период сигнала коэф. деления делителя 2. В результате проис— ходит сдвиг выходного сигнала ДФВ на один период счетных импульсон делителя 2 ° В фазовращатель введен блок 11, состоящий из двух дешифраторов, двух элементов ИЛИ, двух RSтриггеров и двух элементов И. 2 ил.

1338005

?5

45

Изобретение относится к радиотехнике и может быть использовано для формирования гармонического сигнала с изменяющейся фазой.

Цель изобретения — упрощение путем уменьшения объема .блока памяти.

Нл фиг. l ггредстлггленл эпектрическая структурная схема дескретного флзовращателя; на фиг.2 — схема блока управления делителем частоты.

Дискретный фазовр»щлтель (фиг.l) содержит задающий I-eftep»тор 1, делитель 2 частоты, формирова I епь 3 кодов ба lисных функпий, блок 4 пямяTи, сумматор 5, цифролнл гог овый преобразов а телг (1(ЛП ) 6, фигпь тр 7 нижних частот, блок 8 умножителей, вход 9 управления дискретным фазоврлщятелем, вьгход 10 дискретного фазовращатепя, блок 11 управления делителем частоты, вход 12 начальной установки блок» управления делителем частоты.

Блок ll управления делителем частоты (фиг.2 ) содер,жит первый 13 и второй 14 дешифраторы, первый 15 и второй 1 6 элементы ИЛИ, первый 1 7 и второй 18 RS-триггеры, первый 19 и второй 20 элементг4 и.

Дискретный фазоврлщлтель работает следующим образом.

В блок 4 п.мяти зяписань коэффициенты Фурье для всех дискретных флзовых сдвигов в пределах одного периода с Jleäoâ»íHfr импу:ll соВ злдлюще I o генератора 1. В начале рябо гы дискретного фл чов1»щл геля на вход 12 нлчлпьной установки блока упрлвлегпгя делителем ч»стоты подается импульс, котг рый, проходя через первый 5 и второй 16 элементы ИЛИ, ycтлплвлпвлг т в нуле— вое состояние первый 17 и второй 18

RS òðècгеры.

Если флзоные cдвиги пр< исхAäff T в предел»х Ifeриодл Т следования импульсов злд»ющегс гefrep;I trip;I 1, то блок

11 не оклэывлет влияния пл работу делителя 2. В этсм случае c}IHxpofrHQ с рлботой генерлторл 1 нл вход 9 подаются коды, представ:гяющие собой адрес» ячеек памяти блок» 4, в которых записаны коэффициенты Фурье. Зти ко.rrl+Irtrrlefrvt.t соответствуют требуемому ф»ЗОВОМУ СДВИГУ И ПОСтУII»frJT На ПЕРВЫЕ входы умножителей (8-1)-(8-4), входящие в состав блока 8 умножителей (рлссм»тривлется случай испопьзовлния lcтырех глрмоник базисной функIrlIIr) . В клчестве блз гсfrflx функций

?0 могут быть использовлнь1 различные

ФУНКЦИИ, rr;»IPIISI P фУГГК ГИИ YOJlm»

11 (д), где i - номер б»зисной функции; 6 = г)Т, — нормированное текущее время 1:; T, — период выходного сигнала. По сигналу с выхода jIe.пителя 2 формирователь 3 кодов базисных функций формирует функции Уолша, подаваемые ня вторые входы умножителей (8-1) †(8-4). На их выходах формируются коды произведения функций Уолшл на коэффициенты Фурье 0, которые могут быть вычислены путем рлзложения в ряд

Фурье синусоидггльнои функции с заданным фязовым сдвигoM 2 .и/г (С; = ein 2» ( — -)W, (8)с!6, где г - ко гичество дискретон сдвиг»

Лазы н одггом периоде выходного сиг нллл; и — количество введения гх дискретов сцнигл фл»f I

Результаты умножения суммируются

13 сумматоре з и пос.ге цифроанялого— вого преобрлзов»ни» IJ цифролналоговом преобразователе 6 и фильтрации в фильтре 7 на Ilыходе 10 формируется гармонический сигнал, фяэа которого дискретно изменяется в пределлх каждого периода сигнала задающего генератора 1.

При фазовом сдвиге, превышающем период Т задающего генерлторл 1, рассмотрим сначала случай, когда фазовый сдвиг вправо выходного сигняла оказался такой, что он ня один дискрет сдвига меньше фазового сдвига, равного периоду Т. Если обозначить за К число дискретов в периоде Т, то такой сдвиг является с;гвигом на (К-1) дискрет относительно нулевого исходного сдвиг». При сдвиге вправо еще на один дискрет на выходе блока 4 памяти кодовые комбинации ока гывлются точно такими же, как и при нулевом сдвиге.

Поэтому, если не принять соответствующих мер, произойдет возврат фазового сдвига сигнала fr» Irt t :оде устройства к исходггомv нупeвому с jUllrгy Hо I! ри фазовом сдниге нл (К-1) ;гг скрет нл входы дешифраторл 13 с г ыходов блока

4 поступает кодовля комбинация, соответствуtfflr»fr в длнном случае (К вЂ” 1)— му фазовому сдвигу. При этом с выхода дешифрлтора 3 нл Б-вход fleprrur o RSтриггер» 17 поступлг т < Irl flrt!I "1" и г>н переходит в еjrftffrrhffoe состояние, 38005

1ПИ !5 поступает сигнал, который переводит первый RS-триггер н исход»»ое нулевое состояние, вследствие чего на выходе первого элемента H 19

13!

55 открывая по первому входу первый элемент И 19.

При сдвиге вправо еще на один дискрет с выходов блока 4 памяти на входы умножителей (8-1) †(8-4) поступает кодовая комбинация, соответствующая нулевому сдвигу выходного сигнала. Первый дешифратор 13 ньделяет информацию о том, что сдвиг равен нулю, и сигнал "1" с его выхода открывает первый элемент И 19 по третьему входу

Делитель 2 частоты н данном примере при отсутствии управляющих воздействий осуществляет деление входных импульсов на 8. При этом можно условно считать, что делитель 2 частоты последовательно переходит из "0 »-ro состояния в "1"-е, во "2"-е, в "3"-е и т.д. до "7"-го, из которого он возвращается в "0»»-е состояние. При

"7"-ом состоянии делителя 2 частоты с выхода второго дешифратора 14 сигнал "1" через открытый по первому и второму входам,первый элемент

И 19 поступает на первый управляющий вход делителя 2 частоты, который меняет коэффициент деления с 8 на 9.

Следовательно, по очередному счетному сигналу на его входе из состояния "7" он переходит не в состояние 0", как при коэффициенте деления, равном 8, а в "8»»-е состояние ° По следующему счетному импульсу делитель 2 частоты переходит в 0"-е состояние, затем в "1"-е, во "2"-е и т.д. При состоянии "2" делителя 2 частоты с выхода второго дешифратора 14 через первый элемент ИЛИ 15 сигнал "!" поступает на R-вход первого RS-триггера 17, который переходит в нулевое состояние и закрывает первый элемент И 19.

Тем самым блок 11 возвращается н ис-. ходное состояние. При этом сигнал управления с первого управляющего входа делителя 2 частоты снимается.

Таким образом, делитель 2 частоты на один период сигнала с выхода его старшего разряда увеличивает коэффициент деления на единицу, чем обеспечивает сдвиг ныходного сигнала на один период Т счетных импульсов делителя 2 частоты вправо. Тем самым осуществляется переход из (К-1)-го сдвига не в О-й, а в К-й сдвиг.

Если из (К-1)-ro сдвига происходит сдвиг влево, т.е. устанавливается (К-2)-й сдвиг, то с выхода первого дешифратора 13 через первый элемент усT 1Hанливается сигнал нулевого уровня, При дальнейших сдвигах влево работа устройства не отличается от работы устройства при дискретном сдвиге в пределах периода сигналов задающего генератора 1 вплоть до достижения

"0"-го фазового сдвига, когда с выхода первого дешифратора 13 на 5-вход второго RS-триггера 18 поступает сигнал "!", по которому он переходит в единичное состоение, открывая по второму входу второй элемент И 20.

При сдвиге влево еще на один дискрет с выходов блока 4 памяти на входы умножителей (8-1) †(8-4) поступает кодовая комбинация, соответствующая (К-1)-му сдвигу выходного сигнала дискретного фазовращателя. Первый дешифратор вьделяет информацию о том, что имеется (К-1)-й сдвиг, и сигнал с его выхода открывает второй элемент И 20 по третьему входу. В данном примере при состоянии "7" делителя 2 частоты с выхода второго дешифратора 14 сигнал "1" через открытый по второму и третьему входам второй элемент И 20 поступает на второй управляющий вход делителя 2 частоты.

Делитель 2 частоты меняет коэффициент деления в данном примере с "8"-ми на

"7", а именно по очередному счетному

»! »! сигналу на его входе из состояния 7

ll !! о»» переходит не в состояние 0, как при коэффициенте деления, равном 8, а н "1"-е состояние. По следующему счетному импульсу делитель 2 частоты переходит во "2"-е состояние и т.д.

При состоянии "2" делителя 2 частоты с выхода второго дешифратора 14 через второй элемент ИЛИ 16 сигнал "1" поступает íà R-вход нторого RS-триггера 18. Этот Р5-триггер переходит в нулевое состояние и закрывает второй элемент И 20. Тем самым блок 11 возвращается н исходное состояние. При этом снимается сигнал управления с второго входа делителя 2 частоты.

Таким образом, делитель 2 частоты на один период сигнала с выхода его старшего разряда уменьшает коэффициент деления на единицу, чем обеспечивается сдвиг выходного сигнала дискретного фазовращателя на один период Т счетных импульсон делителя 2

5 1ЗЗ частоты влево. Поскольку с выходов блока 4 в это время поступают кодовые комбинации коэффициентов Фурье, соответствующих (К-1)-Му сдвигу, то тем самым осуществляется переход от выходного сигнала с 0-м фазовым сдвигом к сдвинутому Влево на один дискрет. Если же из нулевого сдвига осуществляется сдвиг вправо, т.е. устанавливается первый сдвиг, то установленный в единичное состояние при первом сдвиге первый RS-триггер 17 переходит в нулевое состояние по сигналу "1" с выхода первого дешифратора 13, через второй элемент ИЛИ 16 поступившему на его R-вход. На выходе второго элемента И 20 устанавливается сигнал "0", блок 11 возвращается в исходное состояние и сигнал управления на второй управляемый вход делителя 2 частоты не выдается.

Формула изобретения

Дискретный фазовращатель, содержащий последовательно соединенные задающий генератор, делитель частоты, формирователь кодов базисных функций, блок умножителей, сумматор, цифроаналоговый преобразователь и фильтр нижних частот, выход которого является выходом дискретного фазовращателя, а также блок памяти, вход которого является входом управления дискретного фазовращателя, а первые выходы соединены с соответствующими входами блока умножителей, о т л и ч а ю шийся . тем, что, с целью упрощения путем уменьшения объема блока

8005

35 памяти, введен блок управления делителем частоты, выполненный в виде первого и второго дешифраторов, первого и второго RS-триггеров, первого и второго элементов ИЛИ и первого и второго элементов И, при этом первые входы первого и второго элементов ИЛИ, выходы которых соединены с R-входами соответственно первого и второго RS òðèããåðà, объединены и являются входом начальной установки блока управления делителем частоты, входы первого дешифратора соединены с вторыми выходами блока памяти, а первый выход соединен с S-входом первого RS-триггера, выход которого соединен с первым входом первого элемента И, выход которого соединен с первым управляющим входом делителя частоты, входы второго дешифратора соединены с выходами делителя частоты, первый выход соединен с вторыми входами первого и второго элементов

ИЛИ, а второй выход — с вторым входом первого элемента И и с первым входом второго элемента И, выход которого соединен с вторым управляющим входом делителя частоты, второй выход первого дешифратора соединен с третьим входом первого элемента ИЛИ, третий выход первого дешифратора соединен с третьим входом второго элемента И и с S-входом второго RS-триггера, выход которого соединен с вторым входом второго элемента И, третий вход которого объединен с S-входом первого

RS-триггера, а четвертый выход первого дешифратора соединен с третьим входом второго элемента ИЛИ.

1338005 ьi lt фиг.2

Составитель 3,Борисов

Редактор I-I.Киштулинед Техред В.Кадар Корректор Л. Бескид

Заказ 4142/53

Тираж 90! Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Произвол твенно-полиграфическое предприятие, r.Óæãîðîä, ул.Проектная,4