Преобразователь дельта-модулированного сигнала в импульсно- кодово-модулированный сигнал

 

Изобретение относится к вычислительной технике и электросвязи/ Его применение в системах преобразования и передачи информации позволяет увеличить отношение сигнал/шум. Преобразователь содержит анализатор 7, счетчик 9, управляемый делитель 3, дискретизатор 11 и генератор 12 импульсов . Благодаря введению блоков 1,2 задержки, сумматора 4, дешифратора 5, вычислителя 6, анализатора 8 и триггера 10 обеспечивается формирование на выходе преобразователя сигнала стандартной компандированной импульсно-кодовой модуляции. 1 з.п. ф-лы, 4 ил, 2 табл. i (Л со со / Фиг.1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) А1 сЮ д Н 03 М 7/34 7/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (2l) 4044430/24-24 (22) 28,03.86

{46) 23.10.87. юл. Ф 39 (71) Рижский политехнический институт им.А,Я.Пельше (72) Г.Н.Котович, Г.С.Станке. и В.В,Хофмаркс (53) 681.32:621.376.56 (088.8) (56) Авторское свидетельство СССР

Ф 790282, кл, Н 04 В !4/04, 1979.

Гуревич В.Э. и др.Импульсно-кодовая модуляция в многоканальной телефонной связи. М.: Связь, 1973, с.100, рис.5.10.

Авторское свидетельство СССР

В 1300638, кл. Н 03 М 3/02, 1985. (54) ПРЕОБРАЗОВАТЕЛЬ ДЕЛЬТА-МОДУЛИРΠ—, ВАННОГО СИГНАЛА В ИМПУЛЬСНО-КОДОВОМОДУЛИРОВАННЬП1 СИГНАЛ (57) Изобретение относится к вычислительной технике и электросвязи. Его применение в системах преобразования и передачи информации позволяет увеличить отношение сигнал/шум. Преоб— разователь содержит анализатор 7, счетчик 9, управляемый делитель 3, дискретизатор ll и генератор 12 импульсов. Благодаря введению блоков

1,2 задержки, сумматора 4, дешифратора 5, вычислителя 6, анализатора 8 и триггера 10 обеспечивается формирование на выходе преобразователя сигна- Я ла стандартной компандированной импульсно-кодовой модуляции. 1 з.п, ф-лы, 4 ил. 2 табл, С::

1347190

Изобретение относится к вычислительной технике и электросвязи и может быть использовано в системах преобразования и передачи информации.

Цель изобретения — увеличение отношения сигнал/шум, На фиг.1 изображена функциональная схема преобразователя дельта- 10 модулированного (ДМ) сигнала в импульсно-кодово-модулированный (ИКМ) сигнал; на фиг.2 †. функциональная схема вычислителя; на фиг,3 — пример выполнения второго анализатора; 15 на фиг.4 — временные диаграммы работы преобразователя.

Преобразователь ДМ-сигнала в

ИКМ-сигнал содержит первый и второй .блоки ) и 2 задержки, управляемый 20 делитель 3, сумматор 4, дешифратор 5, вычислитель 6, первый и второй анализаторы 7 и 8, счетчик 9, триггер 10, дискретизатор 11 и генератор 12 им- пульсов ° На фиг.1 обозначены информа- ционный вход 13, вход 1.4 синхронизации и выходы 15.

Первый блок 1 задержки обеспечивает задержку входного ДМ-сигнала на требуемое число тактов. Он может быть выполнен на регистре сдвига.

Второй блок 2 задержки служит для задержки сигналов, поступающих на его входы, на один такт и может пред ставлять собой параллельный регистр. 35

Управляемый делитель 3 может быть реализован на, счетчике с изменяемым коэффициентом пересчета, Сумматор 4, выполненный:на арифметико-логическом блоке, производит 40 суммирования сигналов A(t) и B(t) на его информационных входах с учетом знаков 2 (t) и S(t), подаваемых на управляющие в:ходы. Сигнал суммы

C(t) формируется на первых выходах 45 сумматора 4, знак P(t) этой суммы подается на второй выход сумматора 4, а третий его выход служит для выдачи сигнала D(t) переполнения.

Дешифратор 5 функционирует в соот- 50 ветствии с табл,1 истинности.

Сигналы, (t), S (t) И / (t) знаков в табл. 1 соответствуют: Π— знаку

"плюс", а 1 — знаку "ìèíóñ", 55

Вычислитель 6 выполнен (фиг.2) на трех группах элементов И 16-18 и преобразователе 19 кода, обеспечивающем преобразование прямого кода в дополнительный. Такое:выполнение вычислителя 6 позволяет при наличии сигнала F(t) на его первом управляющем входе передавать входной сигнал

C(t) на выходы без изменений. Если сигнал М(1) присутствует на втором управляющем входе вычислителя 6, то число С(С) делится на два. Если сигнал М(1) присутствует на третьем управляющем входе вычислителя 6, то прямой код сигнала C(t) преобразуется в дополнительный и умножается на два.

Первый анализатор 7 представляет собой дешифратор, работа которого совместно с управляемым делителем 4 определяется табл. 2 истинности.

Второй анализатор 8 предназначен для определения абсолютного значения шага квантования ДМ.-сигнала. Его выполнение определяется алгоритмом адаптации, используемым в ДМ-кодере, с которого поступает ДМ-сигнал.

На фиг,3 изображен пример выполнения этого анализатора для случая простого закона адаптации, когда анализ проводится по двум смежным импульсам.

При этом второй анализатор выполнен на триггере 20, элементе ИСКЛЮЧАЮЩЕЕ

ИЛИ-НЕ 21 (элементе равнозначности), элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 22, реверсивном счетчике 23 и дешифраторе 24, Для рассматриваемого случая первый блок 1 задержки редуцируется до одного триггера, Дискретиэатор 11 служит для вывода данных на выходы 15 с частотой, задаваемой генератором 12, и может быть выполнен на параллельном регист" ре.

Преобразователь ДМ-сигнала в ИКМсигнал работает следуюшим образом.

На вход 13 поступает ДМ-последовательность Y(t) (фиг.4а), на вход 14импульсы синхронизации ДМ-последовательности с частотой f (фиг.4б) .

В случае двух одинаковых символов в последовательности Y(t) появляется сигнал логической единицы на выходе элемента 21,увеличивающий состояние реверсивного счетчика 23 на единицу.

В случае двух разных соседних символов в ДМ-последовательности Y(t) единица появится на выходе элемента 22, что означает уменьшение шага квантования. Появление этого сигнала вызовет уменьшение состояния ре10

3 i 3471 версивного счетчика 23 на единицу.

Выходной сигнап реверсивного счетчика 23 подается на дешифратор 24, который в зависимости от числа эапи5 санного в реверсивном счетчике 23, выдает логическую единицу на одном из своих выходов. Из сказанного следует, что в приведенном примере после анализатора 1 дельта-последова" тельность шаг квантования при каждом появлении двух одинаковых соседних символов в ДМ-последовательности увеличится в два раза, а при смежных разных символах — уменьшается в два раза. К тому же видно, что выходной цифровой сигнал Е(1) анализатора 8 является отображением величины шага квантования в цифровом вице.

Если выходной сигнал Y(t) является

ДМ-сигналом со слоговым компандированием, то анализатор 1 дельта-последовательности будет состоять иэ элементов цепи обратной связи дельтамодулятора, выход которого подключен 25 к входу аналого-цифрового преобразо» вателя, Так как в приведенном примере реализации анализатора 8 анализ величины шага квантования производится на Зо протяжении двух тактов ДМ-сигнала, та сигнал Y(t), характеризующий также знак шага квантования ДМ, должен быть задержан на один такт

ДМ-сигнала в блоке 1 задержки. Абсо-:. лютное значение и знак шага квантования в виде сигналов A(t) и g (t) поступает на входы сумматора 4; Для того, чтобы учесть, в каком сегменте компандированного ИКМ-сигнала произ- 40 водится сложение, выходной сигнал анализатора 8 подан на управляемый делитель 3. На входы сумматора 4, кроме значения шага квантования, также поступает информация о значении 45 компандированного ИКМ-сигнала внутри сегмента используемой характеристики компрессии в предыдущем такте ДМ-сигнала (сигналы B(t)), а также знак . входного сигнала в предыдущем такте

ДМ.-сигнала S(t) с блока 2 задержки.

Для получения значения эквивалента входного сигнала в каждом такте ДМсигнала сумматор 4 должен сложить значение эквивалента величины входного сигнала в предыдущем такте

ДМ-сигнала со значением шага кванто-. вания, учитывая знаки d. (t) и S(t) обоих сигналов. Задачей сумматора 4

90 является определение значения компандированного 11КМ-сигнала внутри любого сегмента. Поэтому выходной сигнал C(t) сумматора 4 имеет четыре разряда. Если сумма сигналов A(t) и B(t) превышает число 16, то выходной сигнал пятого разряда D(t) увеличивает состояние реверсивного счетчика 9 номера сегмента на единицу (фиг,4г). Знак полученной суммы определяется сигналом p-(t) (фиг.4д).

Правильная работа преобразователя нри различных комбинациях абсолютных величин и знаков суммируемих сигналов определяется дешифратором 5.

Выходные сигналы дешифратора 5 означают выполнение следующих операций: F(t) — трансляция сигналов

C(t) через вычислитель без изменений (фиг ° 4 е), N(t) — деление числа

C(t) на два (фиг .4ж), N(t) — умножение числа C {t) на два (фиг,4э), G(t) — вычитание единицы иэ числа, записанного в реверсивном счетчике

9 (фиг.4и), 2.1(t) — изменение знака сегмента на положительный, а Z2(t) на отрицательный.

Реверсивный счетчик 9 определяет номер сегмента, в котором находится входной сигнал. Три его разряда

К1{t)...ВЗ() поступают на входы дискретизатсра 11 и входы анализатора 7 (фиг.4 к-л), выходной сигнал которого поступает на входы управле» ния управляемого делителя 3 и входы дешифратора 5 в виде сигналов K{t) и L(t), Сигнал K(t) указывает на наличие всех нулей на выходах анализатора 7 а сигнал L(t) означает появ1 ление единицы в младшем разряде при нулях в других разрядах. Оба сигнала

K(t) и 1.(t) указывают на наличие входного сигнала в первом сегменте.

Сигналы M(t) с выходов вычислителя поступают на второй блок 2 задержки и на дискретизатор 11 {фиг.4 м-п).

Рассмотрим случай, когда на вход

13 поступает ДМ-сигнал, соответствующий положительному входному аналоговому сигналу, Так как сумма чисел

A(t) и B(t) не превысила 15 (в двоичном коде 1111), результат суммирова .. ния C(t) в неизменном виде подается как на выходи дешифратора 11, так и на вход блока 2 задержки (первая строка табл,1). Знак Р. {й) сигнала при этом будет положительным, а на выходах счетчика 9 будут нули. Как

° 3 13471 только сумма чисел A(t) и B(t) превысила 15, в пятом разряде сумматора

4 появляется единица, увеличивающая состояние счетчика 9 на единицу.

Если сигнал при этом находится в первом сегменте (строка 2 табл.1), то C(t) в неизменном виде транслируется через вычислитель 6. Случай перехода в еледующий сегмент 10 описывается строкой 3 табл.1. Нап ример, если сигнал B(t) имеет вид

1111, R(t)имеет вид 001, а сигна„b, A(t) - 1000 и Ы.(й) = О, то в результате суммирования получится сигнал C(t) в виде 0111 и 0(1) = 1.

Это увеличит состояние счетчика 9 на единицу, Однако так как в результате сложения изменился номер сегмента, и зная,,что в следующем сег" 20 менте шаг квантования должен быть в два раза больше, то число C(t) в данном случае следует делить на два, что осуществляется вычислителем 6.

Указанные случаи для отрицательных входных сигналов описаны в строках

4-6 табл.1.

Если при положительном входном сигнале на входе сумматора 4 имеет место отрицательный шаг кван гования (c{(t) = 1), то работа преобразователя осуществляется согласно алгоритму, описанному в строках 79 табл,1. Например, если сигналы

C(t) имеют вид 0011, R(t) - 010 и A(t) - 0100, то появляется сигнал

/(t) = 1. В результате этого дешифратор 5 выдает сигнал М(1) = 1, что вызывает переход на дополнительный код и умножение на два значения сигнала C(t), причем сигнал G(t) означает вычитание единицы иэ числа, записанного в реверсивном счетчике 9. Проделанные операции означают переход на один. сегмент ниже и определение значения сигнала в этом сегменте с учетом того, что шаг квантования в нижнем сегменте будет в два раза меньше, чем в предыдущем сегменте.

Строки 13 и l4 табл.1 описывают случаи перехода через ноль входного аналогового сигнала, а именно, строка 13 — от положительного значения к отрицательному, а строка 14 — наоборот. Соответствующие сигналы 21(t) и 22(й) изменяют состояние триггера

10, выходной сигнал которого посту25

6 пает на блок 2 задержки и дискретизатор il, Генератор 12 импульсов вырабатывает тактовые импульсы с частотой дискретизации ИКМ В кГц, и в результате дискретизатором 11 считываются сигналы R(t), указывающие на номер сегмента, сигналы M(t), описывающие уровень сигнала внутри сегмента, и сигнал S(t), указывающий знак

ИКМ-сигнала, что вместе взятое формирует выходной сигнал 3(t) на выходах 15.

Таким образом, за счет применения адаптивной дельта-модуляции вместо линейной достигнуто увеличение отношения сигнал/шум в заданном динамическом диапазоне. К тому же на выходе устройства формируется сигнал стандартной компандированной ИКМ, Формула изобретения

1,Преобразователь дельта-модулированного сигнала в импульсно-кодо во-модулированный сигнал, содержащий счетчик, выходы которого подключены к соответствующим первым входам дискретизатора и входам первого анализатора, первые выходы которого соединены с управляющими входами управляемого делителя, генератор импульсов, выход которого соединен с вторым входом дискретизатора, выходы которого являются выходами преобразователя, отличающийся тем, что, с целью увеличения отношения сигнал/

/шум, в преобразователь введены блоки задержки, сумматор, дешифратор, вычислитель, триггер и второй анализатор, выходы которого соединены с информационными входами управляемого делителя, выходы которого соединены с соответствующими первыми информационными входами сумматора, выход первого блока задержки подключен к первому управляющему входу сумматора и первому входу дешифратора, первые выходы сумматора соединены с информационными входами вычислителя, выходы которого подключены к соответствующим третьим входам дискретизатора и первым информационным входам второго блока задержки, первые и второй выходы которого соединены соответственно с вторыми информационными входами сумматора, с вторым входом дешифратора и втоiзи)во нены и являются входом синхронизации преобразователя.

Таблица 1

Сигналы на выходе

Сигналы на входе

4 5 6

1 2 3

D(t) K(t) 1.(t) Ь(Ф) 5 (й) J" (g) О О

О О

1 О

О О

О О

1 О

О О

0 О

О I

1 О 1

О О

1 О 1

О О

О, 1 !

О О

О О

О 1

О О

О О

1 рым управляющим входом сумматора, второй выход которого соединен с третьим входом дешифратора, третий выход сумматора подключен к первому управляющему входу счетчика.и четвертому входу-- дешифратора, первый, второй и третий выходы которого соединены с соответствующими управляющими входами вычислителя, четвертый выход дешифратора подключен к второму управляющему входу счетчика, второй и третий выходы первого анализатора соединены соответственно с пятым и шестым входами дешифратора, пятый и шестой выходы которого соединены соответственно с первым и вторым установочными входами триггера, выход которого подключен к четвертому входу дискретиэатора и второму информационному входу второго блока задержки, информационные входы второго анализатора и первого блока задержки объединены и являются информационным входом преобразователя, входы синхронизации второго анализатора, первого и второго блоков задержки, счетчика и триггера объеди2. Преобразователь по и. 1, о т— личающийся тем,чтовычислитель выполнен на первой, второй и третьей группах элементов И и преобразователе кода, выходы которого

10 соединены с первыми входами соответствующих элементов И третьей группы, входы преобразователя кода объединены с первыми входами соответствующих элементов И первой груп15 пы и первыми входами предшествующих элементов И второй группы и являются соответствующими информационными входами вычислителя, вторые входы элементов И каждой группы соответст20 венно объединены и являются первым, вторым и третьим управляющими вхо" дами вычислителя, выходы элементов И первой группы объединены с выходами соответствующих элементов И второй

25 группы и выходами предшествующих элементов И третьей группы и являются соответствующими выходами вычислителя.!

1, 2 3 4 5, 6

4»

F(t) И(й) 11(t) !) (t) 21(й) Z2(t) О О О

О О О

0 О О

О О О

О О О

О О,О

О О О

I 0 О ! 0 О

О О О

1 О О

l О О

О I О

О О 1

1347190

R3 (t) R2 (t) К1() K(e) 0

0

32 б4

Сигналы на входе

Сигналы на выходе

Таблица 2

Коэффициент деления управляемого делителя

1347!90

aft( а

Ю

И зЮ г

y(d ,Г(Ц

Ж

3 и Ю/И и яЯ

М 1,Д@

8 9IDla

0 1л/2®

И aft )

Составитель О. Ревинский

Редактор В.Данко Техред А.Кравчук Корректор Н.Король

Заказ 5128/52 Тираж 899 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д.4/5

Производственно-полиграфическое предприятие, r.Óæãoðîä, ул. Проектная, 4