Устройство для контроля цифровых интегральных микросхем

 

Изобретение относится к контрольно-измерительной технике. Цель .изобретения расширение области применения устройства контроля цифровых интегральных схем. Устройство содержит наборное поле 1, генератор 2 тактовых импульсов, -коммутатор 3 выводов , дешифратор 4 типа интегральной микросхемы, дешифратор 9 Кода выводов питания, коммутатор 5 адреса, ре (Л С со ел ю

СОЮЗ СО8ЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) А1 (511 4 G Ol R 31/28,7 ggf PP У1Р э (У

l3, 1д

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 4036541/24-21 (22) 14.03.86 (46) 23.11.87. Бюл. ¹ 43 (71) Ульяновский политехнический институт (72) М.В. Соловьев (53) 681.17 (088.8) (56) Авторское свидетельство СССР

¹ 708269, кл. G 01 R 31/28, 1980. . Авторское свидетельство СССР ,№ 1265663, кл. G 01 R 31/28, С 06 Р ll/00, 1985. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ ИНТЕГРАЛЪНЫХ МИКРОСХЕМ (57) Изобретение относится к контрольно †измерительн технике. Цель ,изобретения — расширение области применения устройства контроля цифровых интегральных схем. Устройство содержит наборное поле 1, генератор 2 тактовых импульсов, коммутатор 3 выводов, дешифратор 4 типа интегральной .микросхемы, дешиФратор 9 кода выводов питания, коммутатор 5 адреса, ре1354142 гистр 6 вывода питания, блоки 7, 11, 13 и 14 проверки на .четность, постоянной памяти, распределения синхронизирующих импульсов и сравнения соответственно. Кроме того, устройство имеет счетчик 8 адреса, регистр

10 входов-выходов, коммутатор 12 выводов питания, триггер 15 результата, многоканальный зонд 16 и индикаИзобретение относится к контрольно-измерительной технике и может быть использовано для контроля цифровых микросхем.

Цель изобретения — расширение 5 области применения устройства за счет возможности контроля нескольких типов микросхем, имеющих различное расположение входов, запрещенных для логических сигналов.

На фиг. 1 приведена схема устройства; на фиг. 2 — схема блока распределения синхронизирующих импульсов; на фиг. 3 — размещение информации в блоке памяти. 15

Устройство (фиг. 1) содержит наборное поле 1, генератор 2 тактовых импульсов, коммутатор 3 выводов, дешифратор 4 типа интегральной микросхемы, коммутатор 5 адреса, регистр

6 выводов питания, блок 7 проверки на четность, счетчик 8 адреса, дешифратор 9 кода выводов питания, регистр 10 входов-выходов, блок ll постоянной памяти, коммутатор 12 выводов питания, блок 13 распределения синхронизирующих импульсов, блок 14 сравнения, триггер 15 результата, многоконтактный зонд 16, индикатор

17, регистр 18 маски, элемент ИЛИ 30

19, шину 20 питания.

Блок 13 распределения синхронизирующих импульсов (фиг.2) содержит первый 21 и второй 22 счетчики, одновибратор 23, элемент И-НЕ 24, дешифратор 25, первый 26, второй 27, третий 28, четвертый 29 и пятый 30 элементы И, элемент НЕ 31.

Индикатор 17 соединен первыми входами с первыми выходами блока 14 тор 17. Введение регистра 18 маски и элемента ИЛИ 19 обеспечивает возможность контроля нескольких типов микросхем, имеющих различное расположение входов, запрещенных для логическйх сигналов. В описании приведен

I пример реализации блока 13 распределения синхронизирующих импульсов.

1 з.п. A-лы, 3 ил. сравнения, который соединен первым входами с соответствующими первыми входами коммутатора 3 выводов. Блок

13 распределения синхронизирующих импульсов соединен первым и вторым выходами соответственно с вторым входом индикатора 17 и синхровходом регистра 10 входов-выходов. Первые выходы наборного поля 1 соединены через дешифратор 4 типа интегральной микросхемы с первыми входами комму— татора 5 адреса, второй выход — с первым входом блока 13 распределения синхронизирующих импульсов, с ВТо рым входом коммутатора 5 адреса, с синхровходами регистра 6 выводов пи=. тания и счетчика 8 адреса и с первыми установочным входом триггера

15 результата. Третий выход наборного поля 1 соединен с вторым входом блока 13 распределения синхронизирующих импульсов, который соединен третьим входом и третьим выходом со-. ответственно с выходом и входом гене— ратора 2 тактовых импульсов, а четвертым и пятым выходами соответственно со счетным входом счетчика 8 адреса и с синхровхсдом триггера 15 результата. Выход триггера 15 результата соединен с четвертым входом блока 13 распределения синхронизирующих импульсов и с третьим входом индикатора 17. Информационный выход триггера 15 результата соединен с вторым выходом блока 14 сравнения. Вторые входы блока 14 сравнения соединены с выходами коммутатора 3 выводов.

Третьи входы коммутатора 3 выводов соединены с выходами блока 11 постоянной памяти, которые соединены с

1354142 входами дешифратора 25, С-входом— с третьимвходом блока,В-входом в с

R-входом первого счетчика 21 и вторым входом блока. Прямой выход первого разряда первого счетчика 21 соединен с третьим входом второго элемента И 27, выход которого соединен с вторым выходом блока. Выход элемента И-НЕ

24 соединен с третьим выходом блока, первый вход — выходом одновибратора 23, второй вход — с четвертым входом блока. Первый вход четвертого элемента И 29 соединен с прямым выходом первого разряда первого счетчика 21, а выход — с первым выходом блока и с входом элемента HE

31. Выход элемента НЕ 31 соединен с третьим входомэлемента И-НЕ 24. Пятый элемент И 30 выходом соединен с шестым выходом блока и с входом одновибратора 23, первым и вторым входами соответственно — с первым и вторым входами второго элемента И 27, третьим входом — с прямым выходом второго разряда первого счетчика 21 и с вторым входом четвертого элемен та И 29.

Блок 11 постоянной памяти (фиг.3) в каждом слове первой части содержит: 1 — 12 биты — адрес начала теста минус один; бит 13 — свободен; 14-16 биты — код выводов питания. Во второй части содержит; первое слово (нечетное количество единиц) — указывает на расположение входов-выходов контролируемой микросхемы (логическая

"1" — вход, логическая "0" — выход); второе слово (нечетное количество единиц) — маска, значение логический

"1" которой соответствуют входам, на которые зепрещена подача логических сигналов; третье и другие слова— собственно тест на данную микросхему; последнее слово — признак конца (нечетное количество. единиц).

Номера разрядов памяти теста соответствуют номерам выводов контролируемой микросхемы, дополнение слов до нечетности количества единиц производится за счет разрядов, соответствующих выводов питания или свободных, признак конца, с целью экономии памяти, может быть, первым (нечетным) словом следующего теста.

Устройство работает следующим образом.

Определенной комбинацией кнопок сигнал с первого выхода наборного

50 соответствующими информационными входами регистра 10 входов-выходов, регистра 6 выводов питания, счетчика 8 адреса и блока 7 проверки на .5 четность. Выходы счетчика 8 адреса соединены с соответствующими третьими входами коммутатора 5 адреса.

Выход коммутатора 5 адреса соединен с входами блока 11 постоянной памяти. 10

Выход блока 7 проверки на четность соединен с пятым входом блока 13 распределения синхронизирующих импульсов, выходы регистра 6 выводов пита— ния соединены через дешифратор 9 кода выводов питания с четвертыми входами коммутатора 3 выводов и с управляющими входами коммутатора 12 выводов питания, который соединен первым и вторым потенциальными входами соответственно с общей шиной и шиной питания устройства, выходами — с соответствующими выводами многоконтактного зонда 16 и с соответствующими первыми входами блока 14 сравнения. 25

Шестой выход блока 13 распределения синхронизирующих импульсов соединен с синхровходом регистра 18 маски, информационные входы которого соединены с соответствующими выходами блока

11 постоянной памяти. Регистр 18 маски прямыми выходами соединен с пер° выми входами элемента ИЛИ 19, вторые входы которого соединены с соответствующими выходами регистра 10 входов35 выходов, а выходы элемента ИЛИ 19 соединены с первой группой входов коммутатора 3 выводов, инверсными выходами регистр 18 маски соединен с третьим входом блока 14 сравнения.

Блок 13 распределения синхрони-зирующих импульсов содержит первый счетчик 21, который соединен S-входом с первым входом блока, С-входом — с выходом первого элемента 45

И 26. Первый элемент И 26 соединен первым входом с пятым входом блока, с первым входом второго элемента И

27 и с инвертирующим входом третьего элемента И 28, вторым входом— с первым выходом дешифратора 25.

Вторым выходом дешифратора 25 соединен с четвертым выходом блока, третьим выходом — с вторым входом второго элемента И 27, четвертым выходом — с неинвертирующим входом тр етьего элемента И 28, который соединен выходом с пятым выходом блока.

Второй счетчик 22 соединен выходами с

1354142 поля 1, сопровождаемый сигналом

"Cl", равным логической "1" с второго выхода наборного поля 1, устанав- ливающим в единичное состояние триг5 гер 15 результата и первый счетчик

21 блока.l3 распределения синхрониэирующих импульсов, через дешифратор

4 кода типа микросхемы и коммутатор

5 адреса поступает на вход блока 11 10 постоянной памяти. По окончании сиг- нала "Сl" младшие 12 бит с выхода блока 11 памяти записываются в счетчик 8 адреса, а старшие 3 бита, код выводов питания, — в регистр 6 выво- 15 дов питания, а с третьего выхода наборного поля 1 поступает короткий сигнал, равный логическому "0", сбрасывающий первый 21 и второй

22 счетчики блока 13 распределения

Синхронизирующих импульсов, после чего открывается элемент И-HE 24, сигнал логического "0" с выхоца которого запускает генератор 2 тактовых импульсов. Под управлением сигна- 25 лов, поступающих с выхода регистра б выводов питания через дешифратор

9 кода выводов питания, срабатывает коммутатор 12 выводов питания и первая часть коммутатора 3 выводов, ЗО которая предохраняет выходы блока

11 памяти от уровней с шин питания и общей, поступающих с выводов питания контролируемой микросхемы. Контролируемая микросхема запитывается.

Сигналом с выхода дешифратора 25 блока 13 инкрементируется содержимое счетчика 8 адреса, с выходов которога сигналы, адрес теста, поступают через коммутатор 5 адреса на адрес- 4g ные входы блока 11 памяти, с выходов которого считывается первое слово теста, расположение входов-выходов, содержащее нечетное количество единиц, о чем свидетельствует сигнал 45

"ЧЕТ", равный логической "1". Сигналом с второго выхода дешнфратора

25 блока 13 открывается элемент И 26. выходной сигнал которого устанавливает состояние счетчика 21, равное 50

01 (адин). Сигнал с третьего выхода дешифратора 25 проходит через второй элемент И 27 на выход "ЗпИ" блока 13, по переднему фронту которого в регистр 10 входов-выходов записывается слово, соответствующее расположению входов-выходов контролируемоймикросхе,мы. Сигнал с четвертого выхода де" шифратора 25 блока 13 поступает на элемент 28 (закрытый сигнал "ЧЕТ="1") .

Цикл работы счетчика 22 продолжается. Сигналом с первого выхода дешифратора 25 блока 13 осуществляется инкремент счетчика 8 адреса. Сигналы на выходе блока 11 памяти соответсвуют второму слову с нечетным количеством единиц. Сигнал нЧЕТ на выходе блока 7 проверки на четность равен логической "1" ° Сигнал с второго выхода дешнфратара 25 открывает элемент И 26, с выхода которого единичный сигнал устанавливает счетчик 21 блока 13 в состояние 10 (два).Сигнал с третьего выхода дешифратора 25 проходит через элемент И 30, записывает сигналы с выхода блока ll памяти, соответствующие накладываемой маске, в регистр 18 маски, выходные сигналы которого переключают вторую группу коммутатора 3 выводов, и запускает одновибратар 23 блока !3 на время, достаточное для переключения коммутатора 3 выводов. Сигнал с четвертого выхода дешифратара 25 блока

3 поступает на элемент И 28, закрытый сигналам "ЧЕТ="1". Цикл работы счетчика 22 продолжается.

Сигналом с первого выхода дешифратора 25 блока 13 осуществляется инкремент счетчика 8 адреса и сигналы на выходе блока 11 памяти, соответствующие третьему славу теста с четным количеством единиц, разрядй которого, соответствующие входам контролируемой микросхемы, есть сигналы входного воздействия, через коммутатор 3 выводов поступают на входы контролируемой микросхемы и на вторые входы блока 14 сравнения, а выходные разряды - ожидаемая реакция контролируемой микросхемы — на вторые входы блока 14 сравнения. Входные и реальные выходные сигналы с выводов контролируемой микросхемы поступают на соответствующие первые входы блока 14 сравнения, Сигналы с второго и третьего выходов дешифра. тора 25 не проходят через элементы

И 26 — 28, которые закрыты сигналом ЧЕТ="0". Сигналом с четвертого выхода дешифратара 25 через элемент И

28 записывается результат поразряд-. ного сравнения, кроме разрядов, соответствующих единичному значенио регистра маски, с выхода блока 14 сравнения в триггер 15 результата.

1354142

45

55

Если триггер 15 результата сброшен, т.е. обнаружена ошибка (при этом "OUI="O"), то закрывается элемент И-НЕ 24 блока 13, единичный сигнал с выхода которого блокирует генератор 2 тактовых импульсов, а индикатор 17 высвечивает позицию дефектного вывода. Работа устройства завершена.

В противном случае приведенный цикл повторяется до считывания блоком

11 памяти третьего нечетного слова— признака конца теста, после чего состояние счетчика 21 блока 13 становится 11 (три) и единичный сигнал с выхода элемента И 29 блокирует работу генератора 2 тактовых импуль— сов, с выхода элемента И 29 сигнал

"KOH="1" поступает на второй вход индикатора 17, который высвечивает положительный результат контроля микросхемы. Повторный запуск устройства происходит нажатием кнопок наборного поля 1.

Формула изобретения

1, Устройство для контроля цифро.- вых интегральных микросхем, содержащее индикатор, соединенный первыми входами с первыми выходами блока сравнения, соединенного первыми входами с соответствующими первыми входами коммутатора выводов, блок распределения синхронизирующих импульсов, соединенный первым и вторым выходами соответственно с вторым входом индикатора и синхровходом регистра входов-выходов, наборное поле, первые выходы которого соединены через дешифратор типа интегральной микросхемы с первыми входами коммутатора адреса, второй выход — с первым входом блока распределения синхронизирующих импульсов, с вторым входом коммутатора адреса, с синхровходами регистра выводов питания и счетчика адреса и с первым установочным входом триггера результата, третий выход наборного поля соединен с вторым входом блока распределения синхронизирующих импульсов, соединенного третьим выходом и третьим входом соответственно с входом и выходом генератора тактовых импульсов, четвертым и пятым выходами — соответственно со счетным входом счетчика адреса и с синхровходом триггера реэуль 5

30 тата, соединенного выходом с четвертым входом блока распределения синхронизирующих импульсов и с третьим входом индикатора, информационным входом — с вторым выходом блока сравнения, соединенного вторыми входами с выходами, коммутатора выводов, соединенного третьими входами с выходами блока постоянной памяти, которые соединены с соответствующими информационными входами регистра входоввыходов, регистра выводов питания, счетчика адреса и блока проверки на четноать выходы счетчика адреса соединены с соответствующими третьими входами коммутатора адреса, выход которого соединен с входами блока постоянной памяти. выход блока проверки на четность соединен с пятым входом блока распределения синхронизирующих импульсов, выходы регистра выводов питания соединены через дешифратор кода выводов питания с четвертыми входами коммутатора выводов и с управляющими входами коммутатора выводов питания, соединенного первым и вторым потенциальными входами соответственно с общей шиной и шиной питания устройства, выходами — с соответст-. вующими выводами многоконтактного зонда и с соответствующими первыми входами блока сравнения, о т л и— ч а ю щ е е с я тем, что, с целью расширения области применения устрой- ства> в него введены регистр маски и элемент ИЛИ, причем шестой выход блока распределения синхронизирующих импульсов соединен с синхровходом регистра маски, информационные входы которого соединены с соответствующими выходами блока постоянной памяти, регистр маски прямыми выходами соединен с первыми входами элемента

ИЛИ, вторые входы которого соединены с соответствующими выходами регистра входов-выходов, а выходы элемента ИЛИ соединены с первой группой входов коммутатора выводов, инверсными выходами регистр маски соединен с третьими входами блока сравнения.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок распределения синхрониэирующих импуль" сов содержит первый счетчик, соединенный S-входом с первым входом блока, С-sxogoM — с выходом первого элемента И, соединенного первым

1354142 входом с пятым входом блока, с первым входом второго элемента И и с инвертирующим входом третьего элемента И, вторым входом — с первым выходом дешифратора, соединенного вторым выходом с четвертым выходом блока, третьим выходом--- с вторым входом второго элемента И, четвертым выходом — с неинвертирующим входом третьего элемента И, соединенного выходом с пятым выходом блока, второй счетчик, соединенный выходами с входами дешифратора, С-входом— с третьим входом блока, R-входом— с R-входом первого счетчика и вторым входом блока, .Прямой выход первого разряда первого счетчика соединен с третьим входом второго элемента И, выход которого соединен с вто рым выходом блока, элемент И-НЕ, выход которого соединен с третьим выходом блока, первый вход — с выходом одновибратора, второй вход—

5 с четвертым входом блока, четвертый и пятый элементы И и элемент НЕ, первый вход четвертого элемента И соединен с прямым выходом первого разряда первого счетчика, а выход

ig, с первым выходом блока и с входом элемента НЕ, выход которого соединен с третьим входом элемента И-НЕ, пятый элемент И выходом соединен с шестым выходом блока и с входом одно15 вибратора, первым и вторым входами соответственно с первым и вторым входами второго элемента И, третьим входом — с прямым выходом второго разряда первого счетчика и с вто20 рыч входом четвертого элемен та И.

1354142

УыК гшт

ohio>eo« it f«xi

i i su I 1ооп оаооаоо

i00g00 710б f ÐÎÎÐÎ

OOOOuOu S

000i0010 100 iipf 0

ioo оппооп а о ааооп1<ÎÎ g i îa<

i001О 0100 0000111 оооо iuooos is) «

«t ПВ о аооаоа

1ООПОООП <ООООИОО

00001 5d0 101111 10 пооо фоа п о1 000 i 100 i 0 1 i 1 0 11

OOOOi Пои-О < О 7

00001 1 0010 1011 1 1 оаоа оо оо

000010007Р111171 сопоо па1О1 1111

oaooriuooofiitts

01115 i1i11i 117 5 f

1-ОР НЮ щ

2-рр ууцрру

СЛОБО

Распоп.ВI5

Нис и

Составитель В. Савинов

Техред А.Кравчук

Корректор Л. Пилипенко

Редактор Е. Папп

Заказ 5690/41 Тираж 730

ВНИЙПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, f37

141

И2

f43

Яф.

1ФХ

748 .

147

f5Ð

717

1О

1Л

15Ъ

15 5

1Я

157

1О

f81

112

f63

Ы4

1Ю

r. Ужгород ул. Проектная, 4