Измерительный преобразователь длительности временных интервалов

 

Изобретение относится к импульсной технике в частности к устройствам для измерения временных интервалов . Цель изобретения - повышение точности измерений и расширение динамического диапазона. Цель достигается за счет введения в устройство формирователя 1 выходной последовательности , двух логических ключей 7 и 1 I, блока 8 вычисления отношения , „Наклон А rff15 С5pa с BpefieHHOi} интервал „Цикл „ 2Г-- :, 18 „Запрос блока 9 цифровой коррекции, линии 10 задержки, триггеров 12, 14 и 19 и блока 13 вычисления результата. Кроме того, устройство содержит счетчик 2 объема преобразования, цифроаналоговый преобразователь 3, балансный компаратор 4, генератор 5 линейно изменяющегося напряжения, цифровой опорный генератор 6, входную шину 15, шину 16 Сброс, п - выходных шин 17 Данные, шину 18 Запрос, логический ключ 20, шину 2 Запись. В устройстве обеспечивается получение достоверных результатов преобразования в процессе работы . Кроме того, при той же разрядности выходного блока вычисления результата , что и в прототипе, устройство обеспечивает более широкий диапазон измерений. 5 ил. а s (Л / / т оо ел со со : f /7 / /7 Ц 77 .Данные (ригЛ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

151) 4 С 04 F 10/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ, дре уен

ЫЧЛ7ЕР

81

L7@l/

78

„,7ппрпс" Vdz.1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3940394/24-21 (22) 09.08.85 (46) 07.12.87. Бюл. К 45 (») С.Б. Демин (53) 681.317 (088.8) (56) Авторское свидетельство СССР

11! 1034011, кл. С 04 F 10/04, 02.02.84. (54) ИЗМЕРИТЕЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ

ДЛИТЕЛЬНОСТИ ВРЕМЕННЫХ И1!ТЕРВАЛОВ (57) Изобретение относится к импульсной технике в частности к устройствам для измерения временных интервалов. Цель изобретения — повышение точности измерений и расширение динамического диапазона. Цель достигается за счет введения в устройство фор— мирователя 1 выходной последователь.ности, двух логических ключей 7 и

1l, блока 8 вычисления отношения, ÄÄSUÄÄ 1357913 А1 блока 9 цифровой коррекции, линии

10 задержки, триггеров 12, 14 и 19 и блока 13 вычисления результата.

Кроме того, устройство содержит счетчик 2 объема преобразования, цифроаналоговый преобразователь 3, балансный компаратор 4, генератор 5 линейно изменяю!цегося напряжения, цифровой опорный генератор 6, входную шину 15, шину 16 "Сброс", и— выходных шин 17 "Данные", шину 18

"Запрос", логический ключ 20, шину

21 "Запись". В устройстве обеспечивается получение достоверных результатов преобразования в процессе работы. Кроме того, при той же разрядности выходного блока вычисления ре Ф зультата, что и в прототипе, устройство обеспечивает более широкий диапазон измерений. 5 ил. С::

1357913

Изобретение относится к импульсной технике, в частности к измерительным преобразователям длительности временных интервалов.

Целью изобретения является повышение точности измерения и расширение динамического диапазона.

На фиг. 1 приведена структурная схема измерительного преобразователя длительности временных интервалов; на фиг, 2 — структурная схема блока цифровой коррекции; на фиг. 3

I структурная схема блока вычисления результата; на фиг. 4 и 5 — временные диаграммы работы предлагаемого пре:образования.

Измерительный преобразозатель длительности временных интервалов (фиг.1) содержит формирователь 1 входной 20 последовательности, счетчик 2 объема преобразования, цифроаналоговый преобразователь 3 (ЦАП), балансный компаратор 4, генератор 5 линейно изме.I няющегося напряжения (ГЛИН), циф — 25 ровой опорный генератор б, первый логический ключ 7, блок 8 вычисления отношения, блок 9 цифровой коррекции, линию 10 задержки> второй логический ключ 11, первый триггер 12, блок 13 30 . вычисления результата, второй триггер 14„ входную шину 15, шину 16

"Сброс", и выходных шин 17 "Данные", шину 18 "Запрос", третий триггер 19, третий логический ключ 20, шину 21

"Запись".

Входная шина 15 соединена с первым входом формирователя 1, выход которого соединена с суммирующим входом счетчика 2, с входом управле- !О ния ГЛИН 5 и входом управления первого логического ключа 7, информационный вход которого соединен с выходом генератора 6, вход управления которого соединен с первым выходом балансного компаратора 4, второй вход которого соединен с входом линии 10 задержки, первый выход кото- рой соединен с входом синхронизации блока 8, вход установки в нуле- 50 все положение которого соединен с третьим выходом линии 10 за,цержки, второй выход которой соединен с информационным входом второго логического ключа 11, вход управления которого соединен с входом синхронизации третьего триггера 19, с прямым выходом первого триггера 12, вход синхронизации которого соединен с четвертым выходом линии 1О задержки и входом синхронизации блока 13 вычисления результата, информационные входы которого соединены с соответствующими выходами блока 9 цифровой коррекции, первый и второй входы синхронизации которого соединены с соответствующими выходами логического ключа 11, информационные входы блока 9 цифровой коррекции соединены с соответствующими выходами блока

8 вычисления отношений, первый и второй информационные входы которого соединены с одноименными выходами первого логического ключа 7, шина

18 "Запрос" соединена с прямым выхо— дом триггера !4, вход синхронизации которого соединен с вторым выходом счетчика 2, первые информационные выходы которого соединены с входами

ЦАП 3, выход которого соединен с вторым входом балансно"o компаратора 4, второй вход формирователя 1 соединен с инверсным вьгходом триггера 14, вход установки в нулевое состояние которого объединен с соответствующими входами счетчика 2, блока 8, блока 13, ключа 20 и соединен с шиной 16 "Сброс", шина 2! "Запись" соединена с входом установки в нулевое состояние триггера 19, прямой выход которого соединен с входом управления логического ключа 20, выход которого соединен с входом установки в нуЛевое состояние триггера 12.

Блок 9 цифровой коррекции (фиг.2) содержит опорный регистр 22, основной регистр 23, цифровой компаратор

24, вычитатель 25, I óììàòoð-вычитатель 26, цифровой коммутатор 27.

Первый вход блоке 9 цифровой коррекции соединен с входом синхрсниза— ции опорного регистра 22, информационные входы которсго соединены с информационными вход,ами блока и информационными входами основного регистра 23, вход с IíõpîíIIçàöèè которого соединен с вторым входом блока, информационные выходы регистра 22 соединены с соответствующими первыми входами цифрового к омпар ат ор а

24 и вычитателя 25, знаковый вход которого соединен с соответствующими входами сумматора †вычитате 26, цифрового коммутатора 27 и выходом цифрового компаратора 24, вторые информационные входы которого сое -.

1357913 динены с соответствующими выходами основного регистра 23 и соответствующими вторыми входами вычитателя

25, сумматора-вычитателя 26, цифрового коммутатора 27, информационные выходы вычитателя 25 соединены с соответствующими входами сумматоравычитателя 26, информационные выходы которого соединены с соответствующими входами цифрового коммутатора 10

27, информационные выходы которого являются соответствующими выходами блока.

Блок 13 вычисления результата (фиг.3) содержит сумматор 28, регистр 29 параллельчого сдвига. Вход синхронизации блока 13 соединен с соответствующим входом регистра 29, вход сброса которого соединен с со.ответствующим входом блока, информа- 20 ционные выходы регистра 29 соединены с соответствующими выходами блока и сумматора 28, вторые входы которого соединены с соответствующими входами блока, выход сумматора 28 соединен с соответствующим входом регистра 29.

Преобразователь работает следующим образом.

В исходном состоянии триггеры

12, 14 и 19 установлены в единичное состояние, на шине 18 выставлен цифровой сигнал Запрос" высокого уров— ня, а формирователь 1 заблокирован цифровым сигналом низкого уровня, 35 поступающим с второго (инверсного) выхода триггера 14 (фиг. 5 н). При поступлении по шине 21 сигнала "3a— пись" высокого уровня триггер 19 устанавливается в нулевое состояние, 40 который открывает логический ключ 20.

В ответ на цифровой сигнал "3anpoc, воспринимаемый как готовность устройства к работе, по входной шине

16 управления устройства подается

45 цифровой импульсный сигнал "Сброс" высокого уровня, по которому производится принудительная установка в исходное нулевое состояние счетчика 2 объема преобразования, блока 8

50 вычисления отношения, первого 12 и второго 14 триггеров и блока 13 вычисления результата. Перевод второ— го триггера 14 в нулевое состояние

55 сопровождается снятием цифрового сигнала Запрос" по выходной шине

18 запроса устройства и разблокирование Формирователя 1, через который в этом случае могут проходить сигналы временных интервалов равной длительности (фиг. 1, фиг. 5 а-в).

По цифровому управляющему сигналу низкого уровня первого триггера 12 осуществляется перевод второго логического ключа 11 в состояние, при котором цифровой импульсныи сигнал низкого уровня, поступающий на его первый информационный вход, прохо— дит на его первый выход.

При поступлении цифрового сигнала временного интервала равной длительности T на шине 15 устройства на вход Формирователя 1 на его выходе формируются цифровые сигналы временных интервалов равной длительности той же размерности, но с крутыми фронтами (логические перепады "0" "I"i и "1" - "0" (фиг. 5 а — б). Так по пе-реднему фронту цифрового сигнала временного интервала проиэвоцится переключение счетчика 2 объема преобразования, при котором его содержимое увеличивается на единичный квант (например, N „ =О.;.00 + 1=0...01), что приводит к соответствующему изменению (увеличению) опорного напряжения И „, формируемого на выходе

ПЯП 3 и подаваемого на второй опорной вход балансного компаратора 4 с цифровым выходом. Кроме того, осуществляется переключение первого логического ключа 7, при котором цифровые информационные сигналы, поступающие íà его информационный вход, проходят на его первый выход, и производится запуск ГЛИН 5, выполненного по схеме двухтактного интег— ратора. Как только его линейно возрастающее напряжение Uz пересечет уровень опорного напряжения U „(U„, 3!1,„), на выходах балансного компаратора 4 формируются цифровые синфазные сигналы (фиг. 1 и 5 г д л) .

По переднему. фронту цифрового сигнала, формируемого на первом (прямом) выходе балансного компаратора

4, осуществляется запуск прецизионного опорного генератора 6, цифровые импульсы которого проходят через первый логический ключ 7 на первый прямой счетный (суммирующий) вход блока 8 вычисления отношения, формируя цифровой код N „делимого (фиг. 1 и

5 г-ж,и).

По заднему фронту измеряемого временного интервала равной длительнос1357913 результата в данном такте преобразо— вания: Ир, =Nр,. +N „,, Когда N к =001

11 коРр i+ °

Скорректированный цифровой код

N,: результата с выходов сумматоравычитателя 26 поступает на первые информационные входы цифрового коммутатора 27, а на его вторые информацион- 10 ные входы поступает цифровой нескорректированный код N р„,„ с выходов основного регистра 23 во всех после— дующих тактах преобразования, кроме. первого такта преобразования. Одно в 15 временно на управляющий вход цифрового коммутатора 27 поступает цифровой код IJ „ коммутации, по которому организуется его работа. Например, прй значениях N» =IQQ и N» 001 (N p Np и И р,, 1 >, ) IlpoH3BopHTcR переключение цифрового коммутатора

27 в состояние (режим), при котором его первые информационные входы коммутируются на его выходы, а при 25 ! значении N „=ÎQ I цифровой коммутатор 27 переводится в другое состоя— ние (режим), при котором его вторые информационные входы коммутируются на его выходы (N р, =N ) . Такой циф- 30 ровой режим цифрового коммутатора

27 позволяет дифференцированно управлять итоговой цифровой информа— цией, формируя на выходах устройства достоверную измерительную информацию.

Таким образом, для первого такта преобразования скорректированный цифровой код IJр,,имеет следующее зна— ( чение: N р, =N f, +N корр, =ХХ... ХХ+

+00...00=ХХ...ХХ и проходит с выхо- 40 до в цифрового сумматора-вычит ат еля

26 через цифровой коммутатор 27 на его выходы (фиг. 2) .

В следующий момент через время на четвертом выходе линии 10 за- 45

3 держки выставляется цифровой сигнал высокого уровня, по переднему фронту которого производится перепись скор— ректированного цифрового кода N . рер зультата с выходов блока 9 цифровой 50 коррекции по суммирующему информационному входу в блок 13 вычисления результата, выполненного по схеме накапливающего сумматора на комбинационном сумматоре 28 и регистре 29 параллельного сдвига (фиг. 3), а также производится переключение в единичное состояние первого триггера

12, выходной цифровой сигнал высокоro уровня которого производит пере— ключение входов-выходов второго логического ключа 11 и установку в единичное исходное состояние триггера 19. Переключение ключа 11 в ука— занное состояние производится только в первом такте преобразования каждого последующего цикла преобразования, состоящих из i=2j тактов.

С этого момента все цифровые сигналы синхронизации, поступающие в последующих тактах преобразования, проходят с входа второго логического ключа 11 на его второй выход. На этом первый такт преобразования за- . вершается и преобразователь подготовлен к очередному такту преобразования (фиг. и 5 а — с).

С приходом очередного цифрового сигнала временного интервала равной длительности Т„ по первой входной информационной шине 15 устройства на вход формирователя 1 по его переднему фронту производится, как и в предыдущем такте преобразования, увеличение на единичный квант содержимого счетчика 2 объема преобразо— вания, переключение первого логи— ческого ключа 7 н запуск ГЛИН 5. увеличение содержимого счетчика 2 объема преобразования проводит к изменению (увеличению) опорного на— пряжения Бо„ на выходе ЦАП 3, что приводит к тому, что запуск цифрового опорного генератора 6 задерживается на интервал времени 1 = /V, где

q — квант напряжения, соответствующий младшему разряду ЦАП 3; V — скорость изменения выходного напряже— ния ГЛИН 5. Далее весь процесс преобразования повторяется аналогично.

Таким образом, за полный цикл преобразования, задаваемого счетчика 2 объема преобразования Tö=j-Т„=

=2 Т„, где Т „— длительность развертки ГЛИН 5; m — разрядность счетчика 2 объема преобразования, на

его втором выходе формируется цифровой сигнал "Цикл" высокого уровня, по .. .переднему фронту которого переводится второй триггер 14. Цифровой сигнал низкого ТТЛ-уровня по второму (инверсному) выходу этого триггера блокирует формирователь 1, а по его первому (прямому) выходу

1 противофазный цифровой сигнал поступает на вторую выходную шину

18 запроса устройства и формирует

1357913

Точность измерения в дюрере.tàõ ряда последовательных циклов Т „преоб-разования увеличивается, если в первоначальный момент времени (в нулевом такте преобразования первого цйкла преобразоьания) осуществить запоминание (привязку) угла a(нак— лона образующей выходного напряжения 11х ГЛИН (точки "0" "1", фиг.

4 а) по значению первого вычисления А,/В отношения и на протяжении

1 всех последующих тактов и циклов преобразования осуществлять цифровую коррекцию результатов измерения относительно данного результата

А /В„ измерения„ Таким образом, t решается проблема достоверности результатов преобразования в процессе работы преобразователя. Такое запоминание в нулевом такте первого цикла преобразования происходит управляющим сигналом "Записьп на шине 21 в начале работы преобразователя .

55 цифровой сигнал "Запроса" высокого уровня, а на / по первой выходной шине 17 данных преобразователя выставляется результирующий цифровой код.

И„= 2 Ы, /i, i 2, k1,2,...,j. х

В предлагаемом преобразователе точность 8 qg зависит от угла а(наклона )p образующей напряжения U z ГЛИН 5 и не превышает с „ „=дt . .С увеличением скорости 7 развертки выходного на° пряжения ГЛИН 5, что соответствует уменьшению шага квантования, точность 15 измерения соответственно увеличивается. Например, если при уровне опорного напряжения Б„„ =1,0 g скорость развертки составляет V--10 10 с/В, то при 10 — уровневом преобразо — 20 ванин ЦАП 3 разрешающая способность оценивается в 1,0 10 с. Если скорость развертки ГК1Н 5 составляет

Ч=2,0 !О с/В, то при том же 10-уровневом преобразовании ЦАП 3, разрешающая способность составляет величину в 0,2 10 . С увеличением разрядности ЦАП 3 разрешающую способность преобразователя можно значительно повысить, сделав его высоко†З0 точным в измерении длительности

Т„ временного интервала, представленного в виде j=2 временных интервалов равной длительности.

Кроме того, преобразователь наряду с обеспечением высокой точности преобразования при той же разрядности выходного блока вычисления результата, что и у известного устройИл+И а ства, имеет в и„ /Й, диапазон измерения

Ф о р м у л а и з о б р е т ения

Измерительный преобразователь длительности временных интервалов, содержащий логический ключ, балансный компаратор, цифровой опорный генератор, счетчик объема преобраэования, цифроаналоговый преобразовав тель, генератор линейно изменяющегося напряжения, выход которого соединен с первым входом балансного компаратора, первый выход которого соединен с входом управления цифрового опорного генератора, выходы счетчика объема преобразования соединены с информационными входами цифроаналогового преобразователя, выход которого соединен вторым входом балансного компаратора, о т л и— ч а ю шийся тем, что, с целью повышения точности измерения и расширения динамического диапазона, в него введены формирователь входной последовательности, два логических ключа, блок вычисления отношения, блок цифровой коррекции, линия задержки, три триггера, блок вычисления результата, причем выход формирователя входной последовательности соединен с суммирующим входом счетчика объема преобразования и с входа— ми управления генератора линейно изменяющегося напряжения и первого логического ключа, информационный вход которого соединен с выходом цифрового опорного генератора, вто- рой выход балансного компаратора соединен с входом линии з адержки, первый выход которой соединен с входом синхронизации блока вычисле-. ния отношения, первый и второй ин— формационные входы которого соединены с соответствуюшими выходами первого логического ключа, выходы блока вычисления отношения соединены с информационными входами блока цифровой коррекции, первый и второй входы синхронизации которого соединень, с

1357913

0m 77(7) 11(Z) РлЮ соответствующими выходами второго логического ключа, информационный вход которого соединен с вторым выходом линии задержки, третий выход которой соединен с входом установки в нулевое состояние блока вычисления отношения, четвертый выход линии за— держки соединен с входом синхронизации блока вычисления результата и

10 первым входом первого триггера выход которого соединен с входом управ— ления второго логического ключа и первым входом третьего триггера, первый выход которого соединен с вхо- 1 дом управления третьего логического ключа, выход которого соединен с вторым входом первого триггера, выходные шины блока цифровой коррекции соединены с соответствующими входами блока вычисления результата, вход сброса которого соединен с шиной "Сброс" и входами сброса блока вычисления результата, счетчика объема преобразования, третьего логического ключа и второго триггера, первый вход которого соединен с выходом переполнения счетчика объема преобразования, инверсный выход второго триггера соединен с входом управления входного блока, информационный вход которого соединен с первой входной шиной преобразователя.. !

1357913

7Р.Е ГЮиЕ и Вреиен8оп 7 1ЮЩжЕ7ЮЖОГ ряженое цЛЛд в л; е в(Л1 /В, 7(1

7(Z

a(1

0(2

Ф(2

1Ю,жФ

1 12

Xr(1)

11(Z

2(2!

2 — — ---—

Фиг S

Составитель В. Котов

Техред M.Дидык

Корректор В. ВУтЯга

Редактор И. Шулла

Заказ 5996/47 Тираж 37! Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r Ужгород, ул. Проектная, 4