Сигнатурный анализатор

 

Изобретение относится к вычислительной технике и может быть использовано при контроле и диагностировании неисправностей цифровых узлов и блоков устройств-автоматики и вычислительной техники. Цель изобретения - повышение диагностической точности анализатора за счет обеспечения локализации искаженных разрядов параллельного входного потока контролируемых сигналов. Сигнатурный анализатор содержит блок 1 оперативной памяти, регистры 2, 3, 4, элемент И 5, группу сумматоров по модулю два 6.1-6.П, группу элементов И 7.1-7.П, сумматор 8, счетчик 9, триггеры 10 - 13,,блок 14 постоянной памяти, элементы ИЛИ 15, 16, генератор 17 тактовых импульсов. Сигнатура контролируемого потока сигналов в устройстве формируется путем записи в последовательные ячейки блока памяти суммы по модулю два старого содержимого модифицируемой ячейки, которое заносится в первый регистр, содержимого ячейки с адресом, большим на К, чем у модифицируемой ячейки, которое заносится во второй регистр, и входного кода. 3 кп. i (Л со СП со а:

СОЮЗ СОВЕТСКИХ

РЕСПУБЛИН,SU„„

А1 . g G 06 F 11/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

fh (ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4055655/24-24 (22) 14.04.86 (46) 07.12,87 ° Бюл. № 45 (72) В. В. Богданов, В. С. Лупнков, Б. С. Масленников и С. С. Спивак (53) 681.3(088.8) (56) Авторское свидетельство СССР № 1180896, кл. G 06 F 11/00, 1984.

Авторское свидетельство СССР

¹ 1182523, кл. G 06 F ll/16, 1984. (54) СИГНАТУРНЫЙ АНАЛИЗАТОР (57) Изобретение относится к вычислительной технике и может быть использовано прн контроле и диагностировании неисправностей цифровых узлов и блоков устройств автоматики н вычислительной техники. Цель изобретения - повышение диагностической точности анализатора за счет обеспе чения локализации искаженных разрядов параллельного входного потока контролируемых сигналов. Сигнатурный анализатор содержит блок 1 оперативной памяти, регистры 2, 3, 4, элемент

И 5, группу сумматоров bio модулю два

6.1-6.п, группу элементов И 7.1-7.п, сумматор 8, счетчик 9, триггеры 1013,блок 14 постоянной памяти, элементы ИЛИ 15, 16, генератор 17 тактовых импульсов. Сигнатура контролируемого потока сигналов в устройстве формируется путем записи в последовательные ячейки блока памяти суммы по модулю два старого содержимого моднфицируемой ячейки, которое заносится в первый регистр, содержимого ячейки с адресом, большим на К, чем у модифицируемой ячейки, которое заносится во второй регистр, и входного кода.

3 ил;

13579

Изобретение относится к вычислительной технике и может быть использовано при контроле и диагностировании неисправностей цифровых узлов и блоков устройств автоматики и вычислительной техники.

Цель изобретения — повышение диагностической точности анализатора за счет обеспечения локализации искаженных разрядов параллельного вход- 1О ного потока контролируемых сигналов.

На фиг. 1 представлена функциональная схема сигнатурного анализатора; на фиг. 2 — временные диаграммы, поясняющие его работу; на фиг. 3таблица содержимого ячеек блока постоянной памяти.

Сигнатурный анализатор содержит блок 1 оперативной памяти, первый

2, второй 3, третий 4 регистры, эле- 20 мент И 5, группу сумматоров по модулю два 6.1, б.2,...,6.n (n — число информационных входов сигнатурного анализатора), группу элементов И 7„1, 7.2... °,7.п, сумматор 8, счетчик 9, первый 10, второй 11, третий 12 и четвертый 13 триггеры, блок 14 постоянной памяти (БПП), первый 15 и второй 16 элементы ИЛИ, генератор 17 тактовых импульсов, информационные выходы 18 и информационные входы 19 сигнатурного анализатора, синхровход

20, управляющий вход 21 чтения сигнатуры, установочный вход 22,. виход 23 стробирования выходной информации, выходы 24 — 28 БЛП 14 (фиг. 1).

Устройство работает следующим образомм.

Сигнатурный анализатор имеет два режима работы: формирование сигнату- 40 ры и чтение сигнатуры. Перед началом работы сигналом логического "0", подаваемым на установочный вход 22, обнуляются триггеры 12 и 13 и счетчик

9. На выходе элемента ИЛИ 1б формиру- 45 .ется сигнал логического "0", который устанавливает триггер 11 в нулевое состояние и принудительно удерживает его в этом состоянии. Сигнал логического "0" с выхода триггера 11 при- 50 нудительно удерживает в нулевом состоянии триггер 10 и регистр 4.

Сигнатурный анализатор по каждому из rl сигналов, поступающих на информационные входы 19, выполняет алгоритм сжатия, который математически может быть представлен как деление входного нолинома на характеристи61 2 ческий полинам Р(х) = x + х + 1 (на фиг. 1 приведен пример конкретной реализации устройства при m = .

15, k = l ). В качестве полинома

P(x) выбираются примитивные неприво-. димые полиномы указанного типа. Остаток от деления входного полинома на полинам P(x) и представляет собой сигнатуру контролируемого потока сигналов. В предлагаемом устройстве сигнатура контролируемой последовательности сигналов формируется в блоке 1 оперативной памяти путем выполнения рекуррентного алгоритма, для описания которого вводят слеследующие обозначения; А1 — содер-! жимое i-й ячейки блока 1 оперативной памяти на g-м шаге формирования сигнатуры, где i = О,l,...,m-l, 1,2,...,р (m — число ячеек блока

1 оперативной памяти, р — число иразрядиых кодов, поступающих в процессе формирования сигнатуры на ино формационные входы 19); А; — исходное содержимое i-й ячейки блока 1 оперативной памяти, В - входной код, поступающий на информационные входы 19 сигнатурного анализатора на ,)-м шаге формирования сигнатуры;

f1) — остаток от деления 1 на m; 9— операция суммирования по модулю два.

Рекуррентный алгоритм формирования сигнатуры в приведенных обозначениях .выглядит следующим образом:

)-l г, ).

А (j-1g = А fj-1«)Ю А ll- g О+ В j -1

А = А; s = О,!,,m-i, sg(j-lj

После выполнения р шагов алгоритма в ячейках блока оперативной

P памяти получается содержимое А,, P Р

А,,...,А „ которое и является сигнатурой контролируемой последовательности сигналов, В предлагаемом устройстве этот алгоритм реализуется следующим образам. Перед форгырованием сигнатуры контролируемых сигналов осуществляется обнуление ячеек блока 1 оперативной памяти. Обнуление ячеек блока 1 производится при выполнении сигнатурным анализатором операции чтения сигнатуры, При работе сигнатурного анализатора в режиме формирования сигнатуры на информационные входы 19 поступают параллельные и-разрядные коды от контролируемого цифрового уз1357961 ла, а на синхровход 20 — импульсы сопровождения. С приходом импульса сопровождения на вход 20 происходит установка триггера 12 в единичное со5 стояние. При этом сигнал логической

"1" с выхода триггера 12 открывает элементы И 7.1, 7.2,...,7.п и вызывает формирование на выходе элемента

ИЛИ 16 сигнала логической "1", С вхо- р да установки в нулевое состояние тригтриггера 11 снимается сигнал логического "0", который удерживает его в нулевом состоянии, а на информационный вход подается сигнал логической 15

"1". По заднему фронту (из "1" в

"0") тактового импульса, приходящего от генератора 17 тактовых им" пульсов на синхровход триггера 11, происходит установка триггера 11 в 2р единичное состояние, С входов установки в нулевое состояние регистра

4 и триггера 10 снимается сигнал логического "0", который удерживает их в нулевом состоянии. Сигнал логичес- 25 кой "1" с выхода триггера 11 разрешает прохождение тактовых импульсов от генератора 17 тактовых импульсов через элемент И 5 на синхровход регистра 4. По переднему фронту (из

"0" в "1") каждого импульса, приходящего на синхровход регистра 4, происходит запись в него кода с выходов

БПП 14.

На выходе регистра 4 формируются сигналы 24-28 (фиг. 2), управляющие работой сигнатурного анализатора.

Управляющие сигналы 24-28 формируются регистром 4 и БПП 14 по принципу микропрограммного автомата. Из БПП 14 в 4р регистр 4 помимо управляющих сигналов записывается и адрес следующей микросхемы. С.выходов регистра 4 адресная часть микрокоманды подается на младшие адресные входы BIIH 14. Старший разряд адреса БПП 14 соединен с выходом триггера 13. При выполнении сигнатурным анализатором операции формирования сигнатуры триггер 13 обнулен. Первая микрокоманда считывается из нулевой ячейки БПП 14. Начиная с этой ячейки в БПП 14 записана программа регистрации входного кода в сигнатурном анализаторе. В исходном. состоянии счетчик 9 и триггер 10 обнулены. Сигнал. с инверсного выхода триггера 1.0 подается на группу входов первого слагаемого сумматора 8 таким образом, что первое слагаемое равно k (фиг ° 1, k = 1 ) при нулевом состоянии триггера 10 и "0" при единичном состоянии триггера 10. Вторым слагаемым для сумматора 8 является выходной код счетчика 9. Сумматор 8 осуществляет суммирование по модулю m (фиг. 1, m = 15) этйх кодов

В исходном состоянии на выходах сумматора 8 формируется код, равный который поступает на адресные входы блока 1 оперативной памяти.

На входе записи блока 1 оперативной памяти установлен сигнал логического

"0", задающий режим чтения данных, На выходах блока 1 появляется содержимое k-й ячейки. На выходах 25 и 26 регистра 4 в течение первой — третьей микрокоманд формируются импульсы. По переднему фронту (из "0" в

"1") импульса с выхода 26 регистра

4 осуществляется запись содержимого

k-й ячейки блока 1 оперативной памяти в регистр 2. По заднему фронту (из "1" в "0") импульса с выхода 25 регистра 4 триггер 10 устанавливается в единичное состояние (триггер 10 является счетным триггером). При этом первое слагаемое сумматора 8 становится равным нулю, а второе слагаемое не изменяется. На выходе сумматора 8 формируется нулевой код. В результате на выходы блока 1 оперативной памяти считывается содержимое нулевой ячейки. Передним фронтом (из "0" в "1") импульса с выхода 27 регистра 4, формируемым по четвертой микрокоманде, содержимое нулевой ячейки блока 1 оперативной памяти записывается в регистр 3. Содержимое регистров 2 и 3 и входной код, поступающий на информационные входы 19, суммируются по модулю два сумматорами

6.1, 6.2, °,6.п, полученная сумма с выходов которых через открытые элементы И 7.1, 7 ° 2, . °,7.п подается на информационные входы блока 1 оперативной памяти. По пятой микрокоманде на выходах 25 и 28 формируются импуль сы. Импульс с выхода 28 регистра 4 записывает в нулевую ячейку блока

1 оперативной памяти сумму А, + А „ +

+ В . По заднему фронту (из "1" в

"0") импульса с выхода 25 регистра

4, совпадающему с задним фронтом импульса записи в блок 1 оперативной памяти., триггер 10 переводится в нулевое состояние. Сигнал с инверсного выхода триггера 10 поступает через

I 3S796I элемент ИЛИ 15 на счетный вход счетчика 9 и на синхровход триггера 12.

По перепаду из "1" в "0" этого сигнала содержимое счетчика 9, осуществляющего счет по модулю m, увеличи« вается на единицу, а триггер 12 устанавливается в нулевое состояние. На выходе элемента ИЛИ 16 формируется сигнал логического "0", который обнуляет триггер 11. Сигнал логического

"0" с выхода триггера 11 запрещает прохождение импульсов с выхода генератора 17 тактовых импульсов через элемент И 5, обнуляет регистр 4, триггер 10 и принудительно удерживает их н этом состоянии. На этом завершается регистрация кода с информационных входов 19 в сигиатурном анализаторе, (Таким образом, по первому коду В на информационных входах 19 и импульсу сопровождения на синхронходе

20 в сигнатурном анализаторе осуществляется запись в нулевую ячейку бло-! ка 1 оперативной памяти суммы А

0 o (О

= А, Ж А „О+ В . Содержимое остальных ячеек блока 1 не изменяется, т.е.

0 (0 0

А< = A,, Аг = А, ° ..,А,„, =- А

Z.

Аналогично с приходом второго кода

В на информационные входы 19 и имг пульса сопровождения на синхронход

20 в первую ячейку блока 1 оперативной памяти записывается А = А Q+ ( (г ((+ А „9 В . Содержимое остальных ячеек не изменяется, т.е. Ao = А окончании контролируемой последовательности из р и-разрядных кодов в блоке 1 в ячейках с 0-й по (m-1)-ю образуется сигнатура s = (А

А,,...,A ), представляющая собой совокупность из m п-разрядных кодов, Полученная сигнатура сравнивается с эталонной сигнатурой, хранящейся н каком-либо запоминающем устройстве, например, с помощью схемы сравнения„

При совпадении сигнатуры s с эталонным значением контролируемый цифровой узел считается исправным. В противном случае определяются все номера разрядов, в которых произошло несовпадение кодов А, А,,...,А., с соответствующими кодами эталонной сигнатуры. Поскольку по каждому из ( п разрядов контролируемых кодов В а P

В ...,,В осуществляется независимое деление на характеристический полином Р(х) = х + х + 1, то каждый

i-1 (i = 1,2,...,n) разряд, в котором произошло несонпадение. полученной сигнатуры с эталонной, соответствует обнаруженному искаженному

i-му входному сигналу, поступающему на i-й информационный вход из группы

19.

Общую сигнатуру совокупности из г

Ip n контролируемых сигналов А,, ((А...,,,А, можно разбить íà и сигР Р P натур нида а, а,,...,а1„„1,, \ р — 1,2,...,r., где а„; (г = 0,1,..., m-1) - i-й разряд А . Каждая из этих

)5 сигнатур характеризует правильность формирования контролируемых цифровым узлом сигнала, поступающего на i-й информационный вход сигнатурного анализатора. Предлагаемьп(сигнатурZp ный анализатор, кроме обобщенного результата контроля цифрового узла по по типу годен — не годен, обеспечивает возможность получения дополнительной диагностической информации

25 о выводах контролируемого цифрового узла, на которых неверно формируются выходные сигналы, что важно для проведения локализации неисправных компонентов этого узла.

З0 Чтение полученной в блоке ) оперативной памяти сигнатуры осуществляется следующим образом.

Импульсом по установочному входу

22 все узлы сигнатурного анализатоРа пРиводятся в исходное состояние.

Затем импульсом по управляющему входу 21 чтения сигнатуры триггер

13 устанавливается в единичное состояние. На выходе элемента ИЛИ 16

4р формируется сигнал логической 1

Триггер Il устанавливается в единичное состояние, с регистра 4 и триггера 10 снимается сигнал логического "0 (, удержива ацюл их ранее в ну45 левом состоянии, а на синхронход регистра 4 через элемент И 5 начинают поступать тактовые импульсы ат генератора 17 тактовых импульсон.

Регистр 4 и БПП 14 формируют управляющие сигналы 24-28 (фиг. 2). Поскольку при чтении сигнатуры триггер

13 установлен в единичное состояние, то первая микрокоманда считываетСя из ячейки БПП 14 с адресом "1000".

С этой ячейки в БПП 14 начинается

55 микропрограмма формирования управляющих сигналов в режиме чтения сигна- туры. По первой и второй микрокомандам на выходе 25 регистра 4 формиру1357961

Сигнатурный анализатор, содержащий блок оперативной памяти, первый и второй регистры, группу сумматоров по модулю два, счетчик, четыре триггера, группу элементов И, два элемента ИЛИ, генератор тактовых импульсов и элемент И, причем первые входы группы сумматоров по модулю два соединены с выходами первого регистра, первые входы элементов И группы соединены с выходом третьего триггера, первый вход элемента И сое-. динен с выходом второго триггера, выход первого элемента ИЛИ соединен со счетным входом счетчика, выход генератора тактовых импульсов соединен с вторым входом элемента И, входы установки в нулевое состояние счетчика и четвертого триггера подкхаочены.к установочному входу анализатора,, отличающийся тем, что, с целью повьппения диагностической точности анализатора за счет обеспечения локализации искаженных разрядов параллельного входного потока контролируемых сигналов, он содержит дополнительно сумматор, третий регистр и блок постоянной памяти, причем вторые входы сумматоров по модулю два группы являются информационными входами анализатора, третьи входы сумматоров по модулю два группы соединены с выходами второго регистра, а выходы сумматора соединены с вторыми входами элементов И группы, выходы которых соединены с информационными входами блока оперативной памяти, информационные входы первого регистра соединены с соответствующими информационными входами второго регистра и соответствующими выходами блока оперативной памяти, которые являются информационными выходами анализатора, первый выход ется импульс, по заднему фронту (из

"l" в "0") которого триггер 10 уста-, навливается в единичное состояние.

На выходе сумматора 8 формируется нулевой код, поскольку .оба слагаемых равны "0". На вход записи блока 1 оперативной памяти поступает сигнал логического "0", задающий для него режим чтения данных. На информацион- 10 ные выходы 18 считывается содержимое нулевой ячейки блока 1, По третьей и четвертой микрокомандам формируются импульсы на выходах 24 и 28 регистра 4. Импульс с выхода 24 регистра 4 I5 выдается на выход 23 стробирования выходной информации. Передний фронт (из "0" в "1") этого импульса используется для считывания данных с информационных выходов 18. Импульс с вы- 2р хода 28 регистра 4 осуществляет запись нулевого кода в нулевую ячейку блока 1 оперативной памяти, поскольку элементы И 7.1, 7.2, ° ° .,7.п закрыты сигналом логического "0" с вы- 25 хода триггера 12. Импульс с выхода

24 регистра 4 проходит помимо выхода 23 через элемент ИЛИ 15 на счетный вход счетчика 9 и своим задним фронтом (из "1" в "0"), совпадающим 30 с задним фронтом импульса записи в блок 1, увеличивает содержимое счетчика 9 на единицу. На выходе сумматора 8 формируется адрес следующей ячейки блока 1 оперативной памяти, на информационные выходы 18 считывается содержимое этой ячейки. Третья и четвертая микрокоманды в микропрограмме чтения сигнатуры зациклены.

Поэтому аналогичным образом цовто- 4р ряется процесс чтения очередной ячейки блока 1 оперативной памяти и запись в нее нулевого кода. Зтот процесс продолжается до тех пор, пока не считаны, а затем обнулены все m 4ц ячеек блока 1. После считывания и обнуления ячейки по адресу (ш †. 1.) на выходе старшего разряда счетчика

9 формируется перепад из "1" в "0" (счетчик 9 осуществляет счет по моду- б0 . лю m) который поступает на синхровход триггера 13 и обнуляет его. Ha выходе элемента ИЛИ 16 устанавливается сигнал логического "0" который сбрасывает в нулевое состояние триг- гер 11. Сигнал логического "0" с выхода триггера 11 залрещает прохождение тактовых импульсов от генератора

17 тактовых импульсов, через элемент

И 5, а также обнуляет регистр 4 и триггер 10. На этом операция чтения сигнатуры заканчивается. После чтения сигнатуры из блока 1 оперативной памяти все era ячейки содержат нулевой код и готовы к формированию новой сигнатуры. Операция чтения сигнатуры, помимо своего прямого назначения, используется для обнуления ячеек блока, 1 оперативной памяти сразу после . включения устройства.

Формула и з обретения

1357961

2б

27

2е

9 третьего регистра соединен с первым входом первого элемента ИЛИ и являет— ся выходом стробирования выходной информации анализатора, второй, третий, четвертый и пятый разрядные выходы третьего регистра соединены соответственно со счетным входом первого триггера, синхровходами первого и второго регистров и входом залиси О блока оперативной памяти, группа выходов третьего регистра соединена с группой младших адресных входов блока постоянной памяти,,выходы котороro соединены с информационными вхо- 15 дами третьего регистра, синхровход второго триггера соединен с выходом генератора тактовых импульсов, вход установки в нулевое состояние второ«

ro триггера соединен с выходом второ- 20

ro элемента ИЛИ, а выход второго триггера соединен с входами установки в нулевое состояние третьего регистра и первого триггера, вход установки в единичное состояние третьего триггера является синхровходом анализатора, синхровход третьего .

Эсрмара3анае сигнатуры

24 t триггера соединен с вторым входом первого элемента ИЛИ, с инверсным выходом первого триггера и первой группой входов первого слагаемого сумматора, вход установки в нулевое состояние третьего триггера соединен с установочным входом анализатора, выход третьего триггера соединен с первым входом второго элемента ИЛИ, второй вход которого соединен со старшим адресным входом блока постоянной памяти и выходом четвертого триггера, вход установки в единичное состояние четвертого триггера является управляющим входом чтения сигнатуры анализатора, синхровход четвертого триггера соединен с выходом старшего разряда счетчика, вторая группа входов первого слагаемого сумматора соединена с шиной логического нуля, входы второго слагаемого соединены с выходами счетчика, а выходы сумматора соединены с адресными входами блока оперативной памяти, выход третьего элемента И соединен с синхровходом третьего регистра.

Чтение сигнагпуры л . л

1357961

Содержите ЮУ/4

Составитель С. Старчихин

Техред Л.Сердюкова Корректор Г. Решетник

Редактор Н. Бобкова

Заказ 6000/50

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4