Множительно-делительное устройство

 

Изобретение относится к электрическим вычислительным устройствам и может быть использовано в аналоговых вычислительных машинах. Целью изобретения является повышение точности работы. Множительно-делительное устройство содержит ключи 1, 2, 3, 4, 7 и 8, компаратор 5, блок 6 выделения разности, интеграторы 9, 10, 11 и 12, триггер 1,3, входы 14, 15, 16 сигналов-сомножителей и сигналаделителя, выход 17. Работа множительно-делительного устройства основана на формировании импульса триггером 13, длительность которого пропорциональна отношению первого сигналасомножителя с входа 14 к сигналу-делителю с входа 16, умножении длительности сформированного импульса на второй сигнал-сомножитель с входа 15. 1 Ш1. с (Л со О5 СП 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1.SU 1361581 щ) 4 С 06 С 7/161

ОПИСАНИЕ ИЗОБРЕТЕНИЯ (21) 4101150/24-24 (22) 29.07.86

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (46) 23.12.87. Бюл. Р 47 (71) Львовский политехнический институт им. Ленинского комсомола (72) В.Л.Котляров (53) 681.335 (088.8) (56) Авторское свидетельство СССР

У 1056215, кл. G 06 G 7/161, 1981.

Авторское свидетельство СССР

К 1095 195, кл. G 06 G 7/161 1982. (54) ИНОЖИТЕЛЬНО ДЕЛИТЕЛЬНОЕ УСТРОЙ-.

СТВО (57) Изобретение относится к электрическим вычислительным устройствам и может быть использовано в аналоговых вычислительных машинах. Целью изобретения является повышение точности работы. Множительно-делительное устройство содержит ключи 1, 2, 3, 4, 7 и 8, компаратор 5, блок 6 выделения разности, интеграторы 9, 10, 11 и 12, триггер 13, входы 14, 15, 16 сигналов-сомножителей и сигналаделителя, выход 17. Работа множительно-делительного устройства основана на формировании импульса триггером 13, длительность которого пропорциональна отношению первого сигналасомножителя с входа 14 к сигналу-делителю с входа 16, умножении длительности сформированного импульса на второй сигнал-сомножитель с входа

15. 1 ил. 1361581

Изобретение. относится к электрическим вычислительным устройствам и может быть использовано в аналоговых вычислительных машинах, Целью изобретения является повышение точности работы.

На чертеже изображена функциональная схема множительно-делительного устройства.

На схеме обозначены двухпозиционные первый 1, второй 2, третий 3 и шестой 4 ключи, компаратор 5, блок 6 выделения разности, четвертый 7 и пятый 8 ключи, первый 9, второй 10, третий 11 и четвертый 12 интеграторы, триггер 13 и вход 14 первого сигнала-сомножителя, вход 15 второго сигнала-сомножителя, вход 16 сигналаделителя, выход 17, шина 18 нулевого потенциала, вход 19 задания напряжения смещения, разрядный ключ 20,операционный усилитель 21, накопительный конденсатор 22 и масштабный резистор 23.

Иножительно-делительное устройство работает следуюшим образом.

При наличии на выходе компаратора

5 напряжения, подключающего через ключ 1 сигнал первого сигнала-сомножителя с входа 14 к входу компаратора 5, ключ 4 подключает к входу первого интегратора 9 сигнал-делитель с входа 16. Напряжение на выходе первого интегратора 9 растет со скоростью, пропорциональной величине сигналаделителя. Когда напряжение на выходе интегратора 9 достигнет уровня напряжения первого сигнала-сомножителя с входа 14, компаратор 5 изменяет свое выходное напряжение, что приводит к переключению ключей 1 и 4, благодаря чему вход компаратора 5 переключается к шине 18 нулевого потенциала, а к входу первого интегратора 9 подключается напряжение смещения с входа

19. Под воздействием напряжения смещения напряжения на выходе интегратора 9 уменьшается.с постоянной скоростью до нуля, после чего вновь происходит переключение компаратора

5 и напряжение на выходе первого интегратора 9 начинает линейно расти, пока не достигнет уровня напряжения первого сигнала-сомножителя с входа 14.

В то время как происходит рост напряжения на выходе интегратора 9 со скоростью, пропорциональной напряже10

30 нию сигнала-делителя с входа 16,разрядный ключ 20 четвертого интегратора 1? размыкается и на выходе четвертого интегратора 12, т ° е. на выходе операционного усилителя 21, происходит рост напряжения со скоростью, пропорциональной напряжению второго сигнала-сомножителя с входа 15. Во время обратного хода напряжения на выходе интегратора 9 разрядный ключ

20 замыкается и накопительный конденсатор 22 разряжается. В момент замыкания разрядного ключа 20 перекидывается триггер 13 вызывая срабатывание ключей 7 и 8 и ключей 2 и .3, При этом, когда в замкнутом состоянии находится ключ 7, второй ключ 2 подключает к выходу 17 выход интегратора 11, а ключ 3 подключает к первому входу блока 6 выделения разности выход интегратора 10. Когда в замкнутом состоянии находится ключ 8 (ключ 7 в это время разомкнут), ключ 2 подключает к выходу 17 выход интегратора 10, а ключ 3 подключает к входу блока 6 выделения разности выход интегратора 11. Второй 10 и третий 11 интеграторы работают поочеред. но в двух режимах: хранения информации и повторения выходного напряжения четвертого интегратора 12.

Режим хранения обеспечивается отсутствием заряда или разряда интег раторов 10 и 11 при разомкнутых ключах на их входах. Режим повторения обеспечивается подачей на входы ин- теграторов 10 и 11 через соответствующий замкнутый ключ 7 или 8 с вы40 хода блока 6 выделения разности усиленного разностного напряжения между напряжением на выходе интегратора 12 и напряжением на выходе второго 10 или третьего 11 интеграторов. Напри45 мер, когда замкнут ключ 7 и ключ 3 подключает выход интегратора 10 к входу блока 6 выделения разности, напряжение на выходе интегратора 10 должно быть равным напряжению на вы-. ходе интегратора 12. Если напряжение на выходе интегратора 10 меньше на пряжения на выходе интегратора 12, то на выходе блока 6 выделения разности появляется отрицательное на55 пряжение, которое вызывает ускоренный рост напряжения на выходе интегратора 10, Если напряжение на выходе интегратора 10 больше, чем на выходе интегратора 12, на выходе блоФормула изобретения

Множительно-делительное устройство, содержащее компаратор, к первому входу которого подключен выход первого ключа, к второму входу компаратора подключен выход первого интегратора, выход компаратора соединен с управляющим входом первого ключа и счетным входом триггера, прямой выход которого подключен к управляющему входу второго ключа, инверсныи выход триггера подключен к управляющему входу третьего ключа, второй и третий интеграторы, к входам которых подключены выходы соответственно четСоставитель 0.0траднов

Редактор И.Николайчук Техред А.Кравчук Корректор M.Ïîæî

«Заказ 6293/50 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 з 1 ка 6 выделения разности появляется положительное напряжение, способствующее уменьшению напряжения на выходе интегратора 10.

Поскольку длительность импульса, поступающего с выхода триггера 13 и размыкающего разрядный ключ 20, пропорциональна напряжению первого сигнала-сомножителя с входа 14 и обратно пропорциональна напряжению сигнала-делителя с входа 16„ то в момент окончания этого импульса,т.е. перед самым переключением триггера

13, напряжение на выходе интегратора 12 пропорционально длительности выходного импульса триггера 13, умноженной на напряжение второго сигнала-сомножителя с входа 15. Поскольку выходное напряжение на интеграторах

10 и 11 повторяет выходное напряжение интегратора 12 перед переключением триггера 13 и не зависит от их постоянных времени, то на выходе 17 не происходит изменений напряжения при переключении второго ключа 2 изза неодинаковости постоянных времени интеграторов 10 и 11.

361581

4 вертого и пятого ключей, сигнальные входы которых объединены, выходы второго и третье о.интеграторов подключены соответственно к первым сиг5 нальным входам второго и третьего ключей, первый сигнальный вход первого ключа является входом первого сигнала-сомножителя устройства, и шестой ключ, выход которого соединен с входом первого интегратора, о т л и ч а ю щ е е с я тем, что, с целью повышения точности, в него введены четвертый интегратор и блок вьщеления разности, причем первый, второй, третий и шестой ключи выполнены двухпозиционными, первый вход блока вьщеления разности соединен с выходом третьего ключа, выход четвертого интегратора подключен к второму входу блока вьщеления разности, выход которого соединен с объединенными сигнальными входами четвертого и пятого ключей, выход второго интегратора подключен к второму сигнальному входу третьего ключа, выход третьего интегратора подключен к второму сигнальному входу второго ключа, инверсный выход триггера соединен с управляющим входом четвертого ключа, управляющий вход пятого ключа подключен к прямому выходу триггера, счетный вход которого соединен с входом сброса четвертого интегратора, второй сигнальный вход первого ключа подключен к шине нулевого потенциала, первый сигнальный вход шестого ключа является входом задания напряжения смещения устройства, управляющий вход

40 шестого ключа подключен к выходу компаратора, вход четвертого интегратора является входом второго сигналасомножителя устройства, входом сигнала-делителя которого является второй сигнальный вход шестого ключа. I