Устройство для контроля больших интегральных схем

 

Изобретение относится к цифровой вычислительной технике, в частности к устройствам для проверки больших интегральных схем (БИС), в том числе БИС микропроцессорных наборов. Целью изобретения является расширение области применения за счет обеспечения возможности контроля цифровых блоков с двунаправленной передачей информации. Устройство для контроля больших интегральных схем содержит блок 1 задания режимов, задающий генератор 2, блок 3 адресации, блок 4 постоянной памяти , блок 5 шинных формирователей, контролируемый блок 6, эталонный блок 7, блок 8 сравнения, регистр 9 индикации, формирователь 10 тактовых импульсов. 1 з. п. ф-лы, 5 ил. (Л 05 со 1чЭ ГЧЭ

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (584 G06F 11 00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ...;„;/

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ " / (21) 4080948/24-24 (22) 20.05.86 (46) 30.12.87. Бюл. № 48 (72) С. В. Овсянников, P. И. Рапопорт и В. Я. Смолин (53) 681.3 (088.8) (56) Авторское свидетельство СССР № 648981, кл. G 06 F 11/00, 1977.

Авторское свидетельство СССР № 1005061; кл. G 06 F 11/16, 1981. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ (57) Изобретение относится к цифровой вычислительной технике, в частности к устÄÄSUÄÄ 1363212 А 1 ройствам для проверки больших интегральных схем (БИС), в том числе БИС микропроцессорных наборов. Целью изобретения является расширение области применения за счет обеспечения возможности контроля цифровых блоков с двунаправленной передачей информации. Устройство для контроля больших интегральных схем содержит блок 1 задания режимов, задающий генератор 2, блок 3 адресации, блок 4 постоянной памяти, блок 5 шинных формирователей, контролируемый блок 6, эталонный блок 7, блок 8 сравнения, регистр 9 индикации, формирователь 10 тактовых импульсов. 1 з. п. ф-лы, 5 ил.

1363212

Изобретение относится к цифровой вычислительной технике, в частности к устройствам для проверки микросхем, в том числе БИС микропроцессорных наборов.

Цель изобретения — расширение области применения за счет обеспечения возможности контроля цифровых блоков с двунаправленной передачей информации.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — схема блока задания режимов; на фиг. 3 — синхро10 сигналы, вырабатываемые блоком формирования тактовых импульсов; на фиг. 4 — схема блока сравнения; на фиг. 5 — схема регистра индикации.

Устройство (фиг. 1) содержит блок 1 задания режимов, задающий генератор 2, блок 3 адресации, блок 4 постоянной памяти, блок 5 шинных формирователей, контролируемый блок 6, эталонный блок 7, блок 8 сравнения, регистр 9 индикации, формирователь 10 тактовых импульсов, 20 вход 11 сброса устройства, вход 12 цикла устройства, вход 13 пуска устройства.

Блок 1 задания режимов содержит первый 14 и второй 5 триггеры, первый 16, второй 17 и третий 18 элементы И.

Блок 8 сравнения содержит схемы

19.1 — 19.8 сравнения, элемент И 20, элемент ИЛИ 21, триггер 22.

Регистр 9 индикации содержит первый

23.1 и второй 23.2 триггеры индикации, первый 24.1 и второй 24.2 элементы индикации.

Устройство работает следующим образом.

Проверка цифрового блока начинается с выдачи блоком 1 сигнала, разрешающего работу задающего генератора 2, вырабатывающего сигналы определенной частоты, поступающие на вход формирователя тактовых импульсов и на вход 3 блока адресации. Формирователь 10 тактовых импульсов вырабатывает последовательности импульсных сигналов, необходимых для син- 40 хронизации проверяемого эталонного блоков 6 и 7, на соответствующие входы которых поступают эти сигналы. Блок 3 адресации выполняет функцию адресования блока 4 памяти. Информация в блоке пос- 45 тоянной памяти хранится в виде слов, выбираемых последовательно по одному за один такт работы задающего генератора 2.

Слово состоит из двух полей. Одни разряды первого поля соединены с входами блока 5, который передает информацию 50 с этих разрядов через двунаправленную шину на двунаправленные входы/выходы проверяемого и эталонного блоков 6 и 7 в те моменты, когда последние принимают команды или данные. Другие разряды соединены с управляющими входами проверяемого эталонного блоков 6 и 7. Последовательность первых полей является испытательным тестом. Разрядность первого поля зависит от типа полей про веряемого и эталонного блоков. Второе поле состоит из двух разрядов.

Один из них, связанный с управляющим входом блока 8 сравнения, разрешает или запрещает сравнение данных, поступающих на .этот блок с проверяемого эталонного блока, в те или иные моменты времени.

А второй разряд формирует сигнал «Окончание теста», поступающий на вход блока 1 задания режимов. В те моменты времени, когда проверяемый и эталонный блоки 6 и 7 ( вырабатывают выходную информацию на своих двунаправленных входах/выходах, блок 5 шинных формирователей осуществляет передачу данных с этих входов/выходов на входы блока 8 сравнения. Данные с однонаправленных выходов проверяемого и эталонного блоков 6 и 7 поступают непосредственно на блок 8 сравнения. Кроме того, один из управляющих выходов эталонного блока 7 используется для управления направлением передачи данных, осуществляемой блоком 5.

Блок 8 сравнения осуществляет операцию сравнения данных, поступающих с проверяемого и эталонного блоков 6 и 7 в каждом такте задающего генератора за исключением тех тактов, которые запрещены сигналом «Запрет/разрешение», поступающим из блока 4. Этот сигнал запрещает сравнение в те такты, когда выходы проверяемого и эталонного блоков 6 и 7 находятся в неопределенном состоянии.

Синхронизация процесса сравнения осуществляется синхронизирующим сигналом, поступающим на синхро-вход блока 8 сравнения с одного из выходов формирователя 10 тактовых импульсов.

Сигнал результата сравнения с выхода блока 8 сравнения поступает на вход регистра 9 индикации.

Предлагаемое устройство может работать в двух режимах, определяемых блоком 1 задания режимов: однократном; циклическом.

В однократном режиме, если в течение всего времени выполнения теста результаты сравнения были положительными, то при приходе из блока постоянной памяти 4 на блок 1 сигнала «Окончание теста», этим блоком вырабатывается сигнал «Конец теста», поступающий на регистр 9 индикации, который вырабатывает при этом сигнал «Годен». Одновременно с выработкой сигнала «Конец теста» блок 1 вырабатывает сигнал сброса, поступающий на блок 3 адресации. Первое же несовпадение сравниваемых данных приводит к тому, что регистр 9 индикации формирует сигнал «Не годен», а также сигнал «Прерывание теста», который поступает на блок 1 и вызывает прекращение проверки, снимая сигнал разрешения работы задающего генератора 2.

1363212

Перед следующей проверкой регистр 9 индикации, блок 3 адресации и блок 8 сравнения приводятся в исходное состояние.

Циклический режим отличается тем, что блокируется действие сигнала «Окончание теста», приходящего на блок 1 из блока 4.

В этом режиме проверка может быть прервана либо отрицательным результатом сравнения откликов проверяемого эталонного блоков 6 и 7, либо оператором, производящим останов извне.

Структура входящих в устройство узлов.

Техническая реализация устройства описывается применительно к проверке БИС микропроцессора КР580ВМ8ОА, который имеет 2 входных сигнала синхронизации, 4 входных управляющих сигналов, 5 выходных управляющих сигналов, 16 выходных адресных сигналов и 8 двунаправленных сигналов данных.

Блок задания режимов предназначен для выбора необходимых режимов работы устройства контроля, задаваемых оператором, и представляет собой устройство, состоящее из двух D-триггеров (К155ТМ2) и логических схем (К155ЛИ1) (см. фиг. 2).

Данный блок обеспечивает тестирование проверяемых узлов в двух режимах: а) однократном, предполагающим прохождение теста один раз; б) циклическом, . когда в блоке индикации производится блокирование сигнала окончания теста. В этом режиме проверка может быть прервана отрицательным результатом сравнения откликов проверяемого и эталонного узлов либо оператором, производящим останов проверки извне (сигнал

«Сброс») .

Сигнал «Пуск» поступает с входа 13 устройства на тактовый вход триггера 14, сигнал с выхода которого разрешает работу блока 3 адресации. Сигналом «Сброс» с входа 12 устройства можно установить триггер в исходное состояние и запретить приращение адреса в блоке 3.

Сигнал «Конец теста», поступающий на блок 9, вырабатывается из сигнала «Окончание теста» с блока 4, который поступает при выборке последнего адреса тестовой последовательности. Сигнал «Конец теста» вырабатывается сразу по приходу сигнала «Окончание теста» или блокируется сигналом лог. «.О» с выхода триггера 15, определяющим режим работы устройства (циклический или однократный). Установить в

«единицу» выход этого триггера можно либо сигналом «Сброс», либо сигналом «Прерывание теста с блока 8. Сигнал «Сброс» счетчика блока адресации вырабатывается либо по сигналу «Сброс», либо по сигналу

«Окончание теста» с блока 4 при выборе последнего адреса тестовой последовательности.

Задающий генератор представляет собой кварцевый генератор импульсов, который вырабатывает прямоугольные импульсы с частотой повторения 2,0 МГц. Генератор собран на двух вентилях (микросхемы

К155ЛН1) и кварцевом резонаторе. Тактовая частота, которая поступает на блоки 3 и 10, может быть запрещена сигналом

«Разрешение» приращения адреса, который поступает с блока 1.

Формирователь тактовых импульсов пред- назначен для выработки синхросигналов

Ф1 и Ф2 (фиг. 3) для синхронизации работы проверяемого и эталонного микропроцессоров. Синхросигналы Ф1 и Ф2 вырабатываются с помощью ждущих одновибраторов.

Блок 3 адресации — двоичный счетчик обеспечивает выдачу адресных сигналов на блок постоянной памяти, в которых хранится тестовая последовательность. Блок включает в себя три счетчика (микросхемы КМ155ИЕ7) и дешифратор (микросхема КМ155ТД4), Один из входов блока адресации является входом синхроимпульсов для приращения счетчиков, второй вход

«Сброс» от блока 1 для сброса счетчиков в исходное состояние.

Три счетчика КМ155ИЕ7, включенные последовательно, обеспечивают адресацию памяти глубиной 4К. Так как микросхемы КР556РТ5 имеют глубину памяти

0,5К, для их адресации используется 9 адресных входов, которые подключаются к младшим разрядам счетчиков. Три старших разряда счетчиков подключены к входам дешифратора. Каждый выход дешифратора подключен к входам двух микросхем

КР556РТ57. Таким образом, после последовательной адресации и считывания одной лары микросхем памяти они отключаются дешифратором и подключается следующая пара, которая и подлежйт считыванию.

Сброс счетчиков в исходное состояние производится одновременно с установкой регистра индикации в исходное. состояние по сигналу «Сброс» либо по сигналу

«Окончание теста», который поступает с блока 4 и определяет конец теста.

Блок 4 постоянной памяти обеспечивает хранение и выдачу испытательных тестов, выдачу сигналов разрешения и запрета сравнения и сигнала окончания теста.

Блок представляет собой 5 пар микросхем типа КР556РТ5, соединенные по выходам параллельно (каждая пара обеспечивает

14 разрядов данных тестового слова), выборка и адресация которых производится последовательно с блока 3 адресации.

Формат слова проверочного теста, записанного в блок памяти, имеет следующий вид: ДО, Д1, Д2, ДЗ, Д4, Д5, Д6, Д7, УО, У1, У2, УЗ, ЗС, КТ.

ДΠ— Д7 — шина данных; УΠ— УЗ вЂ” ши1363212

10 на управления; ЗС вЂ” сигнал запретразрешение сравнения; КТ вЂ” конец теста.

Блок 5 шинных формирователей предназначен для разделения информации, идущей по двунаправленной шине данных проверяемого и эталонного микропроцессора.

Устройство построено на шинных формирователях К589АП16 (фиг. 6) . Информация с блока 4 поступает на входы А шинных формирователей и далее (при наличии сигнала лог. «О» на входе УВ) тестовая нформация передается на двунаправленный вход/выход В, и далее на проверяемый и эталонный микропроцессоры. При наличии на входе УВ сигнала лог. «1» информация с двунаправленных входов/выходов проверяемого и эталонного микропроцессоров поступает на выходы с шинных формирователей и далее в блок 8 сравнения. Выходы управления блока 4 подключены непосредственно к управляющим входам проверяемого эталонного блоков.

Блок сравнения построен на 8 микросхемах К55СПI — (схемах сравнения двух

4-разрядных чисел), схеме И, D-триггера (см. фиг. 4). Одноименные выходные данные сравниваемого и эталонного блоков подаются на входы схемы сравнения, соответствующие одному и тому же разряду 4-разрядных чисел, подлежащих компарированию. Выходы, указывающие на результат сравнения, объединены на 8-входовой схеме И, выход которой подключен к D-входу D-триггера, на Т-вход которого с блока 10 подается сигнал стробирования. При правильной работе эталонного и проверяемого блоков триггер будет оставаться в исходном состоянии. Если же в момент стробирования хотя бы один из компараторов указывал на несовпадение информации на его входах, триггер будет переброшен в состояние, соответствующее обнаружению сбоя. С выхода триггера на регистр индикации будет выдан сигнал «Не годен». К S-входу D-триггера подключена схема ИЛИ, на входы которой поступают сигналы запрет/разрешение с блока 4

«Сброс». Сигналом «Сброс» триггер может быть установлен в исходное состояние.

Сигналом «Запрет-разрешение» может быть блокирован отрицательный результат сравнения данных, пришедших с эталонного и проверяемого блоков.

Регистр индикации (см. фиг. 5) построен на микросхеме К155ТМ2, включающей в себя 2 D-триггера. Один из триггеров предназначен для индицирования сигнала

«Годен», другой для индицирования сигнала

«Не годен» и выдачи сигнала «Прерывание теста» на блок I. Ha D-вход триггера индицирующего «Годен» поступает сигнал, указывающий результат сравнения с блока 8, на его Т вход поступает сигнал «Конец теста», D-вход второго триггера .индицирующего «Не годен» подключен

55 к высокому уровню, а на Т-вход поступает сигнал результата сравнения. В исходное состояние оба триггера устанавливаются сигналом «Сброс». В исходном состоянии у первого триггера находится на прямом выходе уровень лог. «1», у второго— лог О»

Индицирование сигнала «Годен» происходит по положительному фронту сигнала конец теста. Индицирование сигнала «Не годен» и выдача сигнала прерывания теста проходит по положительному фронту сигнала «Результат».

Формула изобретения

1. Устройство для контроля больших интегральных схем, содержащее блок адресации, эталонный блок, формирователь тактовых импульсов, блок сравнения, регистр индикации, задающий генератор, выход которого соединен с входом синхронизации блока адресации и с синхровходом формирователя тактовых импульсов, первый выход которого соединен с входом синхронизации блока сравнения, второй выход— с входом синхронизации эталонного блока и является выходом устройства для подключения к входу синхронизации контролируемого блока, выходная информационная шина эталонного блока соединена с первой группой информационных входов блока сравнения, вторая группа информационных входов которого является группой входов устройства для подключения к выходной информационной шине контролируемого блока, выход блока сравнения соединен с информационным входом регистра индикации, отличающееся тем, что, с целью расширения области применения за счет обеспечения контроля цифровых блоков с двунаправленной передачей информации, оно содержит блок задания режимов, блок шинных формирователей, блок постоянной памяти, выход поля разрешения сравнения которого соединен с входом разрешения блока сравнения, выход поля конца теста — с входом окончания теста блока задания режимов, выход поля управления блока постоянной памяти подключен к входу управления эталонного блока и является выходом устройства для подключения к входу управления контролируемого блока, выход поля данных блока постоянной памятй соединен с информационным входом блока шинных формирователей, информационные входывыходы блока шинных формирователей подключены к двунаправленной шине данных эталонного блока и к входам-выходам устройства для подключения к двунаправленной шине данных контролируемого блока, выход приема эталонного блока соединен с входом выбора направления передачи блока шинных формирователей, первая и вторая группы информационных выходов которого

1363212

0HllP соединены соответственно с третьей и четвертой группами информационных входов блока сравнения, выход пуска блока задания режимов соединен с входом пуска задающего генератора, выход конца теста 5 блока задания режимов соединен с входом синхронизации регистра индикации, выход разряда прерывания теста которого соединен с соответствующим входом блока задания режимов, вход сброса устройства соединен C соответствующими входами блока сравнения, регистра индикации и блока задания режимов, выход сброса блока задания режимов соединен с входом сброса блока адресации, выход которого соединен с адресным входом блока постоянной памяти, выходы пуска и цикла устройства подключены к соответствующим входам блока задания режимов.

2. Устройство по п. 1, отличающееся тем, что блок задания режимов содержит два триггера и три элемента И, причем первые входы первого и второго элементов И подключены к входу окончания теста блока задания режимов, вход сброса блока задания режимов подключен к S-входу первого триггера, к второму входу первого элемента И и первому входу третьего элемента И, выход которого соединен с S-входом второго триггера, выход которого соединен с вторым входом второго элемента И, выход которого является выходом конца теста блока задания режимов, входы пуска и цикла блока задания режимов подключены к R-входа м соответственно первого и второго триггеров, выход первого элемента И и инверсный выход первого триггера являются соответственно выходом сброса и выходом пуска блока задания режимов, второй вход третьего элемента И является входом прерывания теста блока задания режимов.

1363212

/77Э) Ыбдо

Б

Блок

7 уль

Фиг. s

/778СП7Р

Составитель Д. Ванюхин

Редактор А. Долинич Техред И. Верес К орр екто р А. Обру чар

Заказ 5966/41 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб.„д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4