Сравнивающее устройство

 

Изобретение относится к импульсной технике и может быть использовано в аналого-цифровых преобразователях (АЦП), в пороговых устройствах прецизионной измерительной аппаратуры , в частности при контроле точности параметров микроэлектронных цифроаналоговых преобразователей и АЦП. Цель изобретения - повьш1ение точности и разрешающей способности - достигается за счет исключения влияния дестабилизирующих факторов. Устройство содержит клеммы 1 и 2 для подключения сравниваемьпс напряжений, ключевые модуляторы 3 и 4, дифференциальный усилитель 5, клемму 8, делитель 9 напряжения, компаратор 10, триггеры 11, 23, счетчики 12,24, JK-триггер 13, интеграторы 14, 20, блок 15 пороговых элементов, фазочувствительный детектор 16, переключатели 17 и 18, элементы И 19,21 и 22,26, мультиплексор 25, элемент 27 Iira-I, элементы 28 и 29 задержки, задающий генератор 30, клемму 31 запуска . По сравнению с известными пред ложенное устройство обладает повышенной точностью и разрешающей способностью . Это обеспечивается дополнительным симметрированием модулированного сигнала и его интегрированием с привязкой сигналов управления к фазе сетевого напряжения. 3 ил. е (Л

СОЮЗ СОВЕТСНИХ

ОЦИАЛИСТИЧЕСНИХ

РЕСОУБЛИК (19I SU)II) 1 О 7

А1 (5Н4 Н 03 К 5/01 С 05 В 01

ВСЕ r.: Î .:1Ц

13,",, 13

Юьлн". 7f,яФ.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4050025/24-21 (22) 07.04.86 (46) 30.01.88 ° Бюл. М 4 (72) Г.С.Власов и Ю.А.Князев (53) 621.374.34(088.8) (56) Шпяндин В.М. Цифровые измерительные преобразователи и приборы.

M. Высшая школа. 1973, с.118. (54) СРАВНИВАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к импульсной технике и может быть использовано в аналого-цифровых преобразователях (АЦП), в пороговых устройствах прецизионной измерительной аппаратуры, в частности при контроле точности параметров микроэлектронных цифроаналоговых преобразователей и АЦП.

Цель изобретения — повышение точности н разрешающей способности — достигается за счет исключения влияния дестабилизирующих факторов. Устройство содержит клеммы 1 и 2 для подключения сравниваемых напряжений, ключевые модуляторы 3 и 4, дифференциальный усилитель 5, клемму 8, делитель 9 напряжения, компаратор 10, триггеры 11, 23, счетчики 12, 24, JK-триггер 13, интеграторы 14, 20, блок 15 пороговых элементов, фаэочувствительный детектор 16, переключатели 17 и 18, элементы И 19,21 и 22,26, мультиплексор 25, элемент

27 ИЛИ, элементы 28 и 29 задержки, задающий генератор 30, клемму 31 запуска. По сравнению с известными пред ложенное устройство обладает повышенной точностью и разрешающей способностью. Это обеспечивается дополнительным симметрированием модулированного сигнала и его интегрированием с привязкой сигналов управления к фазе сетевого напряжения.

3 ил.

1370756

Изобретение относится к импульсной технике и может быть использовано в аналого-цифровых преобразователях (АЦП), в пороговых устройствах прецизионной измерительной аппаратуры, в частности при контроле точностных параметров микроэлектро1шых

ЦАП и АЦП.

Целью изобретения является повышение точности и разрешающей способности за счет изменения влияния дестабилизирующих факторов.

Иа фиг.1 изображена фуьнсциона tt.ная схема устройства, на фиг.2 и 3 — 15 эпюры напряжений н» вы>:одах основных элементов устройства.

Сравнивающее устройстBo содержит клеммы 1 и 2 подк пвчения сравниваемых напряжений к входам первого ключево- 20 гп модулятора 3, второй ключевой модулятор 4, дифференциальный усилитель 5,при этом выход первого ключевого модулятора 3 подключен через конденсатор 6 к первому входу второго ключевого модулятора 4, подсоединенно го через резистор 7 к общей шине, соединенной с вторым входом второго модулятора 4, выход которого сooitlilicli с инверснь1м входом дифференциального 30 усили 1еля 5, а клемма 8 подключе я сетевого напряжения через делитель 9 напряжения соед1шена с прямым входом компаратора 10, 1шнерсный вход которого соединен с общей шиной, а выход подключен к счетному входу первого триггера 11, прямой выход которого подсоединен к входу обнуления первого счетчика 12, к .1-входу JK-триггера 13, а инверсный — к входу обнуле- 40 ния первого интегратора 14, выход которого подсоединен к входу блока 15 пороговых элементов, > нхоп соединен через фазочувствительный де гектор 16 с выходом первого пере1,лючателя 17 и с первым входом второго 18, управляющий вход которого соединен с выходом первого элемента 11 19, второй вход соединен с общей шиной, à выход подклю 1ен к входу второго интегратора?О, выход котс рого соединен с прямым входом дифференци11.1ьного усилителя 6, а вход обнуления — с выходом втор >го элемент>1 П 21, первый вход

КОтОРС ГО СОЕПИНЕН 1-. ПЕРВЫМ ВХОДОМ

tteptiot элемента И 19 и с выходом пер. ного разряда верного счетчика 12, а второй, ttIIBE petit ttt Hxoft второго мента 11 21 со единен с вторым входом первого элеменга И 19 и с выходом второго разряда первого счетчика 12, счетный вход которого соединен с выходом третьего элемента И 22, а выход третьего разряда соединен с вторым (инверсным) входом третьего элемента И 22, пер..ый вход которого подключен к входу управления первым ключевым модулятором 3, к управляющему входу фазочувствительного детектора 16 и к выходу второго триггера .23, счетный вход которого соединен с выходом старшего разряда второго счетчика 4 и с входом старшего разряда мультип..1ексора 25, остальные управляющие входы которого соединены поразрядно с выходами второго счетчика 24, вход которого соединен с выходом четвертого элемента И 26, первый вход которого подключен к выходу

TK-триггера 13 и к входу V-разрешения мультиплексора 25, и старших и младн1их информационных входов которого соединены с источником напряжения единичного уровня, а осталь— ные — с ну.1евой шиной, выход подключен к первому входу элемента ИЛИ 27 и через первый элемент 28 задержки к управ.1яющему входу второго ключевого модулятора 4 и к входу второго элемента 29 задержки, выход которого подсоединен к второму входу элемента ИЛИ 27,выход которого соединен с управляющим входом первого переключателя 17, причем выход задающего генератора 30 соединен с вторым входом че гвертого элемента И 26 и с входом синхронизации JK-триггера 13. К-вход которого соединен с нулевой 1ниной, а вход обнуления R подсоединен к запускающей клемме 31.

Устройство работает следующим образом.

Сравниваемые напряжения U, и 11 подан>тся на клеммы 1 и 2. На клемму 8 подается переменное напряжение (предположительно, с вторичной обмотки сетевого трансформатора блока питания устройства) частотой 50 Гц.В первоначальном состоянии на клемме 31 присутствует высокий уровень напряжения, который удерживает триггер 13 в нулевом состоянии. Переменное напряжение частотой 50 Гц приводится делителем 9 к уровню, необходимому для нормальной работы компаратора 10 напряжения. Запуск устройства производится подачей tta клемму 31 нулевого

1370,756 потенциала (логического нуля "-0") .

Таким образом, переключение в единичное состояние JK-триггера 13 происходит после того, как компаратор 10 сменит свое состояние по фронту импульса, поступающего на синхровход

JK-триггера 13 с выхода задающего генератора 30. При переходе JK-триггера 13 в единичное состояние открывается элемент И 26 и дается разрешение (вход Ч) на работу мультиплексора 25.

На фиг.2 показаны эпюры напряжений, формируемых на выходах мульти- 15 плексора 25 и триггера 23,где показано, что фронт U находится на середине импульса U . Начало формирования указанных напряжений Uzs, Uz, npo исходит по сигналу с выхода JK-триггера 13. Таким образом осуществляется привязка" сигналов управления к фазе сигнала сети (— 50 Гц). На вход

JK-триггера 13 приходят импульсы с выхода триггера 11 частотой 25 Гц 25 и скважностью — 2. В результате 20 мс на входе обнуления R-счетчика 12 присутствует уровень, удерживающий счетчик 24 в нулевом состоянии. Единичный уровень напряжения, снимаемый с выхода JK-триггера 13, открывает элемент И 26 в момент перехода сетевого сигнала через нулевой уровень.

При этом счетные импульсы поступают на вход счетчика 24,управляющего работой мультиплексора 25. На выходе мультиплексора 25 формируются при этом импульсы Uz< высокой скважности.

Середина этих импульсов совпадает с фронтом импульсов, снимаемых с выхо-40 да триггера 23 (эпюры Uz Uz фиг.2).

По фронтам сигналов, снимаемых с выхода триггера 23, скважность которых равна двум и не зависит от скважности импульсов задающего генерато- 45 ра 30, и импульсов, снимаемых с выхода элемента 28 задержки, происходит переключение ключевых модуляторов

3 и 4. В результате на резисторе 7 образуется переменное напряжение, в общем случае несимметричное относительно нулевого уровня. Это происходит из-за того, что выбросы (глитчи) в положительную область в принципе не могут быть равны выбросам в отрицательную область напряжения в свою

55 очередь из-за различных параметров источников сравниваемых напряжений, из-за различной длины, индуктивности и емкости проводников, соединяющих источники сравниваемых напряжений.

Выбросы на резисторе 7 (фиг.3, U ), возникающие в момент переключения ключевого модулятора 3, зависят также от величин сравниваемых напряжений и в диапазоне сравниваемых напряжений 10 В могут достигать нескольких сотен милливольт.

Таким образом сигнал U, поступающий с выхода ключевого модулятора 4 на инвертирующий вход дифференциального усилителя 5, не приводит к перенасыщению дифференциального усилителя 5 на всей временной оси.

Усиленный сигнал U, снимаемый с выхода усилителя 5, стробируется посредством переключателя 17 таким образом, что выбросы, возникшие по фронтам управляющего сигнала ключевым модулятором 4, прошедшие через усилитель 5, усиленные в К раз (К вЂ” коэффициент усиления дйфференциального усилителя 5), не проходят на вход управляемого переключателя 17.

Элементы 28 и 29 задержки и логический элемент ИЛИ 27 формируют импульсы П, Б, стробирующие измеФ рительный сигнал таким образом, что на выходе управляемого переключателя 17 отсутствуют глитчи на измерительном сигнале U (фиг.3).

Предположим, что цепь обратной связи дифференциального усилителя 5 через переключатели 17 и 18 и интегратор 20 разомкнута, а его неинвертирующий вход подключен к общей шине. При этом ступенчатый измерительный сигнал U7 не симметричен относительно нулевого уровня (фиг.3

01 ) U14 117 Считая сигнал функци ей, состоящей иэ суммы периодической составляющей и постоянного уровня, можно записать

U f (e) + U„(1) где f(e) — периодическая функция, О„ — постоянный уровень.

Если U проинтегрировать эа период Т, где Т - период U то напряжение на выходе интегратора 20 равно т (f(t) + U„)dt - „U„- K„U„(2) о где à — постоянная времени интегратора 20;

1370756

К вЂ” коэффициент передачи интеги ратора 20.

Пусть на инвертирующем входе усилителя 5 сигнал U (фиг.3) представим также суммой периодической функции и постоянной составляющей

cf(t)+c., (3)

С учетом смещения 1,, присутствующего на входе дифференциального уси- 10 лителя 5 для замкнутой системы, можно записать

-(t) (e)+c) - ((), к„+ x,„))J к =

= () + "n (4)

Раскрыв скобки в выражении (4) и сгруппировав члены, получаем

-q(t)K) - КЪ О. (КЧ К -1) 1. КФ= 20

Симметрирование ступенчатого сигнала U, состоящего на интервале Т из положительного импульса амплитудой и< и отрицательно — амплитудой 0 25 до получения сигнала U с амплитуи дой 0 (пунктирная линия эпюры У, u -u, фиг.3) где 0 = †"- †-- осуществля° j

2 ,ется введением обратной связи г средством переключателей 17 и 18 и интегратора 20.

Отсутствие у сигнала амплитудой U постоянной составляющей на выходе переключателя 17 полагает, что непериодические слагаемые выражения (5) устремлены к нулевому значению

-СК(+ u„(K K(„1) + 1(,м Кя О (6)

Иэ выражения (б) получаем

0„= (С вЂ” I,„) /Ê „, (7)

Таким образом, введение в устройство сравнения усилителя с интеграто- 45 ром в цепи обратной связи приводит не только к симметрированию измерительного сигнала, но и к уменьшению погрешности измерения из-за неидеальности самого дифференциального усилителя 5 при Кц>1. Формирование компенсирующего напряжения, поступающего на неинвертирующий вход усилителя 5, происходит в интервале времени, когда интегратор 14 обнулен. В этом интервале счетчик 12 работает в режиме делителя частоты, формируя посредством элементов И 19 и 21 импульсы длительностью Т, расставленные на временной оси таким образом, что вначале производится обнуление интегратора 20 сигналом с выхода 21, а затем подключение входа интегратора 20 к выходу переключателя 17 посредством переключателя 18 (эпюры U o, Uù фиг. 3) . Формирование следующего значения компенсирующего уровня происходит через

40 мс. Чистое время интегрирования для интегратора 14 составляет 20 мс,, что исключает влияние на точность измерения сетевой наводки на высокоомные цепи измерительного канала и входные цепи интегратора 20 иэ-за равенства нулю интеграла от периодического сигнала. Кроме того, интегрирование исключает случайные сбои и повышает точность сравнения. В целом предложенное устройство в сравнении с известными устройствами обладает повышенной точностью и разрешающей способностью,что достигается дополнитель ным симметрированием модулированного сигнала и его интегрированием на интервале 1/E где E — частота напряжения в питающей сети, с привязкой сигналов управления к фазе сетевого напряжения.

Формула изобретения

Сравнивающее устройство, содержащее клеммы подключения сравниваемых напряжений, блок пороговых элементов,задающий генератор,дифференциальный усилитель, два ключевых модуJIHTopa, к входам первого из которых подключены клеммы подключения сравниваемых напряжений, о т л и ч а ющ е е с я тем, что, с целью повышения точности и разрешающей способности, дополнительно введены первый и второй элементы задержки, элемент

HJIH, мультиплексор, первый и второй счетчики, четыре элемента И, фазочувствительный детектор, два интегратора, два счетных триггера, JK-триггер, делитель напряжения, компаратор, два управляемых переключателя, клемма подключения запускающего сигнала, конденсатор, резистор и клемма подключения сетевого напряжения, при этом выход первого ключевого модулятора подключен через конденсатор к первому входу второго ключевого модулятора, подсоединенного через резистор к общей шине, соединенной с вторым входом модулятора, выход кото1370756 рого соединен с инверсным входом дифференциального усилителя, а клемма подключения сетевого напряжения через делитель напряжения соединена с прямым входом компаратора, инверсный вход которого соединен с общей шиной, а выход подключен к счетному входу первого триггера, прямой выход которого подсоединен к входу обнуления первого счетчика, к .1-входу 3К-триггера, а инверсный — к входу обнуления первого интегратора, подсоединенного выходом к входу блока пороговых элементов, а вход соединен через фазочунствительный детектор с вьгходом первого переключателя и с первым входом второго, управляю<ций вход к<— торого соединен с выходом первого элемента И, второй вход соединен с общей шиной, а выход подключен к входу второго интегратора, соедHHcffHQI выходом с прямым входом дифференциального усилителя, а входом обнуления — с выходом второго элемента И, первый вход которого соединен с первым входом второго эчемента И и с выходом первого разряда первого счетчика, а второй нхсд второ< о элеменга И соединен с вторым входом первого элемента И и с выходом второго разряда первого счетчика, счетнь<й вход которого соединен с выходом третьег о элемента r1 а ньгход трет ьего разряда соединен с вторым входом третьего элемента И, подключенного первым входом к нходу управления первого ключевого модулятора, к уп5 ра нляющему входу фаз очувс твительного детектсра и к выходу второго триггера, счетный вход которого соединен с выходом старшего разряда второго счетчика и управляющим входом старшеГО го разряда мультиплексора, остальные управляющие входы которого соединены поразрядно с выходами второго счетчика, соединенного нходом с выходом четвертого элемента И, первый

15 вход которого подключен к выходу

JK-триггера и к нходу Ч разрешения мультиплексора, и старших младших и информационных входов которого соединены с источником напряжения единичи <го уровня, à остальные — с нулевой с<пгной, выход подключен к первому входу элемента ИЛИ и через первый элемс нт задержки — к управляющему входу нторог о ключевого модулятора и к

2б входу второго элемента задержки, выход которого подсоединен к второму входу элемента ИЛИ, соединенного выходом с управляющим входом первого п<.р.,лючат-.ля, причем выход задающе30 го генератора соединен с вторым входом четвертого элемента И и с входом синхронизации JK-триггера, К-вход ксторого соединен с нулевой шиной, а вход обнуления R подсоединен к клемме запускающего сигнала.

1370756

И1

Vy фиг д

Редактор Н. Швыдкал

Заказ 427/54

Производственно †полиграфическ предприятие, r.Ужгород,ул.Проектная, 4

45 И ze йа

Составитель Н.Маркин

Техред И.Попович Корректор А.Тяско

Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва,Ж-35,Раушская наб., д. 4/5