Устройство неординарной разовой коммутации

 

Изобретение относится к комму тационным устройствам и может быть использовано в автоматике и коммутационной технике. Цель изобретения - повьппение быстродействия устройства неординарной разовой коммутации - достигается путем опроса входных шин со скоростью распространения сигнала по цепи логических элементов приоритетного блока. Для этого в устройство дополнительно введены блок 2 элементов И, блок 3 триггеров, приоритетный блок 4 и шифратор 5. Крюме того , устройство содержит блок 6 памяти адресов, счетчик 7, блок 8 памяти, дешифратор 9, регистр 10, входные шины 11, блок 12 управления, элементы И 13.1-13.N и ЗАЛРЕТ 14.1-14.N, выход 15 разрешения блока 4 и выход 16 блока 8 памяти. Позициями 17-24 отмечены выходы блока управления , а позицией 25 - вход начальной установки устройства. 1 з.п.ф-лы, 2 ил. i (Л со ч О) Од 11 Фи1. 1

СОЮЗ COBETCHHX

СОЦИАЛИСТИЧЕСНИ Х

РЕСПУБЛИН (51) 4 Н 03 К 17/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 4100021/24-2) (22) 10.06.86 (46) 30.01.88. Бюл. 11- 4 (71) Дагестанский политехнический инст итут (72 ) И.A.Àéäåìèðîâ, Ji. Н.Матвеева и О.М.Омаров (53 ) 621.382(088.8) (56) Авторское свидетельство СССР

11й 660255, кл. Н 03 К 17/62, 1979.

Авторское свидетельство СССР

11у 1001469, кл. Н 03 К 17/04, 1983. (54) УСТРОЙСТВО НЕОРДИНАРНОЙ РАЗОВОЙ

КОММУТАЦИИ (57) Изобретение относится к коммутационным устройствам и может быть использовано в автоматике и коммутационной технике, Цель изобретения— повышение быстродействия устройства

„„SU„„1370766 д1 неординарной разовой коммутации— достигается путем опроса входных шин со скоростью распространения сигнала по цепи логических элементов приоритетного блока. Для этого в устройство дополнительно введены блок 2 элементов И, блок 3 триггеров, приоритетный блок и и шифратор 5. Кроме того, устройство содержит блок 6 памяти адресов, счетчик 7, блок 8 памяти, дешифратор 9, регистр 10, входные шины )l, блок 12 управления, элементы И 13.1-13. » и ЗАПРЕТ 14.1-14,N, выход 15 разрешения блока 4 и вы- ход 16 блока 8 памяти. Позициями 17-24 отмечены выходы блока управЮ пения, а позицией 25 — вход начальнои установки устройства. 1 а.п.ф-лы, (/)

2 ил °

С:

1 137

Изобретение относится к автоматике и коммутационной технике °

Цель изобретения — повышение быстродействия устройства неординарной разовой коммутации за счет опроса входных шин со скоростью распространения сигнала по цепи логических элементов приоритетного блока.

На фиг.l приведена функциональная схема устройства неординарной разовой коммутации, на фиг. 2 — алгоритм работы блока управления.

Устройство неординарной разовой коммутации содержит входные шины 1.11.N, блок 2 элементов И, блок 3 триггеров, приоритетный блок 4, шифратор 5, блок 6 памяти адресов, счетчик 7, блок 8 памяти, дешифратор 9, регистр )О, выходные шины 11, блок 12 управления, элементы И 13. 1-13.N u

ЗАПРЕТ 14.1-)4.N приоритетного блока 4, выход 15 разрешения приоритетного блока 4 и выход 16 блока 8 памяти. Выходы блока 6 памяти адресов соединены с входами счетчика 7, выходы которого соединены с адресными входами блока 8 памяти, группа выходов которого соединена с входами дешифратора 9, выходы которого соединены с входами регистра 10, выход i которого подключены к выходным шинам 11, управляющие входы блоков 8 памяти и 6 памяти адресов, счетный вход и вход записи счетчика 7 и вход записи регистра 10 соединены соответственно с выходами 17-21 (с первого по пятый ) блока 12 управления, первый вход которого соединен с выходом 16 блока 8 памяти, информационные входы блока 2 элементов И подключены к входным шинам ).)-1,N, а выходы — к Я-входам триггеров 3.)-З.N блока 3 триггеров, выходы которых соединены с входами приоритетного блока, выходы которого соединены с соответствующими R-входами триггеров 3.1-3.N блока 3 триггеров и с входами шифратора 5, выходы которого соединены с адресными входами блока 6 памяти адресов, вторые входы элементов И 2,1-2 ° N блока 2 элементов И, С-входы триггеров блока 3 триггеров, входы разрешения приоритетного блока соединены соответственно с выходами 22-24 (с шестого по восьмой) блока управления, выход разрешения приоритетного блока 4 соединен с вторым входом блока управления, третий вход которого соединен с вхо0766 2

1г

55 дом 25 начальной установки устройства, Первые входы элементов И )3.1-13.N и входы управления элементов ЗАПРЕТ )4.)-)4.N соединены с соответствующим информационным входом приоритетного блока 4, второй вход элемента И 13.) и информационный вход элемента ЗАПРЕТ 14.1 первого разряда соединены с входом разрешения приоритетного блока 4, выход 15 разрешения которого соединен с выходом элемента ЗАПРЕТ 14.N выходы элементов

ЗАПРЕТ 14.1-14.N-) соединены с вторым входом элементов И 13.2-13..N и. информационным входом элементов ЗАПРЕТ 14,2-)4 ° N соответственно.

Устройство неординарной разовой коммутации работает следующим образом.

Перед началом работы в блок 8 памяти вводятся кадры адресов выходных шин 11. В случае неординарной коммутации кадр содержит несколько адресов выходных шин ll при ординарной коммутации в кадре имеется только один адрес выходной шины ll. Каждый кадр адресов выходных шин 11 соответствует требуемой информационной шине Li Это соответствие определяется. занесением в i-ю ячейку блока 6 памяти начального адреса ячейки блока 8 памяти, начиная с которой в блоке 8 памяти записан этот кадр адресов выходных шин 11 Граница кадра адресов выходных шин 11 задается специальным кодированием. В каждом формате адресов выходной шины 11 имеется дополнительный разряд, который кодируется нулем или единицей и выдается по выходу 16 блока 8 памяти в блок 12 управления. Наличие нуля в этом разряде означает, что формат адреса выходной шины 11 входит в кадр, а наличие единицы определяет границу кадра адресов ° Кроме того, в блок 6 памяти в соответствующие ячейки памяти производится запись адресов — указателей кадров адресов, размещенных в блоке 8 памяти.

При поступлении сигнала на вход 25 установки блок 12 управления устанавливается в начальное состояние.

По сигналам от блока 12 управления, подаваемым на блок 2 элементов И и

С-входы блока 3 триггеров, информация с информационных шин 1-1.1.N записывается в блок 3 триггеров. С вы3 )3707 ходов блока 3 триггеров информация подается на входы приоритетного блока 4, выделяющего на своих выходах (при поступлении управляющего сигнала от блока 12 управления) лишь один, самый верхний по схеме на фиг.l, сигнал из поступившей информации. Для этого каждый разряд приоритетного блока 4 содержит два элемента 13 и 14.

На выходе элемента И 13 формируется единица, если на один его вход поступает единичный сигнал разрешения с выхода элемента 14 более старшего разряда блока 4, а на другой вход— единичный сигнал, записанный в блок 3 триггеров. На выходе элемента 14 формируется сигнал разрешения, поступающий в соседний младший разряд, если на один его вход поступает единич-20 ный сигнал разрешения с выхода элемента 14 соседнего старшего разряда блока 4, а на другой вход — нулевой сигнал, записанный в блок 3. Сигнал

Разрешения на самый ст рший Разряд 25 блока 4 выдает блок 12 управления.

Сигнал разрешения из самого младшего разряда блока 4 поступает на второй вход блока 12 управления, Равенство этого сигнала единице означает, что все триггеры блока 3 сброшены в ноль.

Таким образом, при наличии единичных бит в блоке 3 и сигнала разрешения от блока 12 на выходах блока 4 образуется унитарный код, причем единица возникает в разряде, соответствующем самому старшему разряду в блоке 3. Этот унитарный код поступает на вход шифратора 5, на выходе которого формиРуется двоичный код номера 40 разряда входного кода, содержащего единицу. Двоичный код с выхода шифратора 5 поступает на адресный вход . блока 6 памяти, из соответствующей ячейки которого по сигналу, поступаю- 45 щему на управляющий вход блока 6 памяти от блока )2 управления, выбирается начальный адрес кадра адресов выходных шин ll в блоке памяти. Этот начальный адрес записывается по сигналу от блока )2.в счетчик 7, с выходов которого от подается на адресные входы блока 8 памяти. По сигналам, подаваемым от блока 12 на счетный вход счетчика 7, управляющий вход блока 8 памяти и вход записи регистра 10, организуется считывание из блока 8 памяти кадра адресов выходных ший ll. Считываемые иэ блока 8

66 памяти адреса дешифруются дешифратором 9 и устанавливают соответствующие триггеры регистра 10 в единичное состояние, выполняя таким образом передачу сигналов с информационной шины ) на выходную шину 11. Одновременно блок 12 управления анализирует выход 16 блока 8 памяти. Если он равен нулю, то значение счетчика 8 увеличи» вается на единицу, и осуществляется считывание очередного адреса выходной шины 11 кадра информационной шины

Если выделенный разряд равен 1 то это указывает блоку 12 управления на границу кадра.

После загрузки начального адреса кадра адресов из блока 6 памяти в счетчик 7 блок 12 выдает сигнал на

С-входы триггеров блока 3. На R-входы триггеров блока 3 поступает унитарный код с выходов приоритетного блока 4, Триггер блока 3, на R-вход которого поступает единица с соответствующего выхода блока 4 (т.е.триггер, содержащий единичный бит, которому соответствует считываемый из блока 8 памяти кадр адресов) при поступлении на его С-вход сигнала от блока 12 сбрасывается в ноль. Остальные триггеры блока 3 сохраняют свое состояние, т.к. на их R- и 5-входы поступают нули (на входы элементов И блока 2 с выхода l2 сразу же после записи битового среза в блок 3 триггера выдается нулевой уровень, сохраняющийся в течение всего цикла работы устройства).

По окончании считывания кадра адресов из блока 8 памяти, о чем свидетельствует единичный сигнал на его выходе )6, блок 12 управления вновь выдает сигнал разрешения на вход .. старшего разряда блока 4, на выходах которого снова образуется унитарный код с единицей в разряде, соответствующем самому старшему из оставшихся единичных битов в блоке 3 триггеров. Этот код переводится шифратором 5 в двоичный нормальный код,который с выходов шифратора 5 поступает на адресный вход блока 6 памяти, из соответствующей ячейки которого выбирается начальный адрес, записываемый в счетчик 7, и начинается считывание из блока 8 памяти нового кадра адресов выходных щин 11. Одновременно триггер блока 3, содержащий об13707 рабатываемый единичный бит, сбрасывается в ноль.

Далее процедура повторяется для следующего единичного бита в блоке 3

5 и т.д., пока все триггеры блока 3 не будут сброшены в ноль. При этом на выходе 15 блока 4 возникает единица (при посылке блоком 12 очередного : и сигнала разрешения на старший разряд блока 4). При наличии единицы на выходе 15 блок 12 управления не производит считывания из блока 6 памяти, а загружает новую информацию с входных шин 1 в блок 3 триггеров через блок 2 элементов И, после чего цикл работы устройства повторяется, Таким образом, опрос входных шин производится со скоростью распространения сигнала в цепочке логических 20 элементов приоритетного блока 4, что приводит к общему повышению быстродействия.

Формула изобретения 25

1. Устройство неординарной разовой коммутации, содержащее блок памяти адресов, счетчик, блок памяти, дешифратор регистр, блок управления, входные и выходные шины, причем выходы блока памяти адресов соединены с входами счетчика, выходы которого соединены с адресными входами блока памяти, группа выходов которого соеди35 иена с входами дешифратора, выходы которого соединены с входами регистра, выходы которого подключены к выходным шинам, управляющие входы блоков памяти и памяти адресов, входы счетный и записи счетчика и вход записи регистра соединены соответственно с выходами с первого по пятый блока управления, первый вход которого соединен с выходом блока памяти, о т л и ч а ю щ е е с я тем, что, с

66 6 целью повышения быстродействия, в него введены блок элементов И, блок триггеров, приоритетный блок и шифратор, причем первые входы элементов И из блока элементов И подключены к соответствующим входным шинам, а выходы элементов И из блока элементов И к Е-входам соответствующих триггеров из блока триггеров, выходы которых соединены с соответствующими информационными входами приоритетного блока, выходы которого соединены с

R-входами соответствующих триггеров блока триггеров и с входами шифратора, выходы которого соединены с адрес ными входами блока памяти адресов, вторые входы элементов И из блока элементов И, С-входы триггеров из блока триггеров, входы разрешения приоритетного блока соединены соответственно с выходами с шестого по восьмой блока управления, а выход разрешения приоритетного блока соединен с вторым входом блока управления, третий вход которого является входом начальной установки устройства, 2. Устройство по п, 1, о т л и ч а ю щ е е с я тем, что приоритетный блок содержит в каждом разряде элементы И и ЗАПРЕТ, первый вход элемента И и вход управления элемента

ЗАПРЕТ в каждом разряде соединены с соответствующим информационным входом приоритетного блока, второй вход элемента И и информационный вход элемента ЗАПРЕТ первого разряда соединены с входом разрешения приоритетного блока, выход разрешения которого соединен с выходом элемента ЗАПРЕТ последнего разряда, выход элемента ЗАПРЕТ во всех разрядах, кроме последнего, соединен с вторым входом элемента И и информационным входом элемента ЗАПРЕТ последующего разряда.

1370766

Со с т ав и т ель А. Чах ов с кий

Техред Я.Дидык Корректор M. лароши

Редактор M. Циткина

Заказ 428/55

Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственное-полиграфическое предприятие, r.Ужгород, ул.Проектная,4