Функциональный преобразователь двух переменных
Функциональный преобразователь двух переменных, содержащий первый блок памяти, подключенный первой и второй группами адресных входов к выходам первого и второго реверсивных счетчиков, а выходом - к первому информационному входу первого коммутатора, соединенного вторым информационным входом с выходом первого регистра, а выходом - с первым входом блока умножения, подключенного вторым входом к выходу второго коммутатора, а выходом - к первому входу сумматора, соединенного выходом с информационным входом второго регистра и информационным входом третьего регистра, подключенного выходом к информационному входу первого регистра, причем второй коммутатор соединен первым информационным входом с выходом четвертого регистра и входом первого формирователя дополнительного кода, подключенного выходом к второму информационному входу второго коммутатора, соединенного третьим информационным входом с выходом пятого регистра и входом второго формирователя дополнительного кода, выход которого подключен к четвертому информационному входу второго коммутатора, шестой регистр и блок управления, содержащий элемент задержки, RS-триггер, распределитель импульсов, четырнадцать элементов И, восемь элементов ИЛИ и три формирователя импульсов, первый из которых соединен первым и вторым выходами с первыми входами первого и второго элементов И соответственно, выходы которых подключены к входу выборки кристалла и входу записи в выходной регистр первого блока памяти, а прямой выход RS-триггера соединен с первым входом третьего элемента И, причем распределитель импульсов подключен первым выходом к первому входу первого элемента ИЛИ, а вторым выходом - к первому входу четвертого элемента И, соединенного выходом с суммирующим входом первого реверсивного счетчика, а вторым входом - с первым входом пятого элемента И и первым входом шестого элемента И, подключенного выходом к суммирующему входу второго реверсивного счетчика, а вторым входом - к третьему выходу распределителя импульсов, соединенного четвертым выходом со вторым входом пятого элемента И, подключенного выходом к вычитающему входу первого реверсивного счетчика, а пятый выход распределителя импульсов соединен с первыми входами второго и третьего элементов ИЛИ, выход второго элемента ИЛИ подключен к первому управляющему входу второго коммутатора, а выход третьего элемента ИЛИ соединен с первым входом седьмого элемента И, подключенного к входу управления записью третьего регистра, причем распределитель импульсов соединен шестым и седьмым выходами со вторым и третьим управляющими входами второго коммутатора, восьмым выходом - с первым управляющим входом первого коммутатора, а девятым выходом - с первым входом четвертого элемента ИЛИ, подключенного выходом к первому входу восьмого элемента И, соединенного выходом с входом управления записью первого регистра, причем пятый элемент ИЛИ подключен выходом к первому входу девятого элемента И, соединенного выходом с входом управления записью шестого регистра, а выход шестого элемента ИЛИ подключен к второму управляющему входу первого коммутатора, отличающийся тем, что, с целью повышения точности воспроизведения функций, в него введены со второго по пятый блоки памяти, седьмой и восьмой регистры, третий и четвертый счетчики, два блока вычитания и третий коммутатор, а блок управления дополнительно содержит первый и второй D-триггеры, элемент ИЛИ-НЕ, с пятнадцатого по двадцать первый элементы И, с девятого по одиннадцатый элементы ИЛИ и элемент И-НЕ, соединенный первым входом с выходом седьмого элемента ИЛИ, вторым входом - с седьмым выходом распределителя импульсов и первыми входами десятого элемента И и восьмого элемента ИЛИ, а выходом - с первым входом одиннадцатого элемента И, подключенного вторым входом к выходу третьего элемента И, тактовым входам первого и второго D-триггеров и входу элемента задержки, а выходом - к входу распределителя импульсов, подключенного первым выходом к первому входу двенадцатого элемента И, вторым выходом - к второму входу первого элемента ИЛИ и первым входам девятого и десятого элементов ИЛИ, третьим и четвертым выходами - к третьему и четвертому входам первого элемента ИЛИ, шестым выходом - к первому входу пятого элемента ИЛИ и второму входу восьмого элемента ИЛИ, восьмым выходом - к первым входам элемента ИЛИ-НЕ и тринадцатого элемента И, четвертому управляющему входу второго коммутатора и первому управляющему входу третьего коммутатора, десятым выходом - к первым входам четырнадцатого элемента И и одиннадцатого элемента ИЛИ и второму входу пятого элемента ИЛИ, одиннадцатым выходом - к вторым входам второго и четвертого элементов ИЛИ и третьему входу пятого элемента ИЛИ, двенадцатым выходом - к вторым входам третьего и одиннадцатого элементов ИЛИ, а тринадцатым выходом - к первому входу пятнадцатого элемента И, третьему управляющему входу первого коммутатора, пятому управляющему входу второго коммутатора, второму управляющему входу третьего коммутатора и второму входу элемента ИЛИ-НЕ, выход которого соединен с третьим управляющим входом третьего коммутатора, выход первого элемента ИЛИ подключен к вторым входам первого и второго элементов И, а выход второго элемента ИЛИ соединен с первым входом шестого элемента ИЛИ, подключенного вторым входом к выходу одиннадцатого элемента ИЛИ и шестому управляющему входу второго коммутатора, причем выход элемента задержки соединен с входами всех формирователей импульсов и первыми входами шестнадцатого и семнадцатого элементов И, подключенных выходами к вычитающим входам третьего и четвертого реверсивных счетчиков соответственно, второй вход шестнадцатого элемента И соединен с выходом первого D-триггера, первым входом второго элемента ИЛИ и вторым входом девятого элемента ИЛИ, второй вход семнадцатого элемента И подключен к выходу второго D-триггера и вторым входам седьмого и десятого элементов ИЛИ, установочные входы RS-триггера соединены с шиной импульсов запуска и выходом пятнадцатого элемента И, а информационные входы первого и второго D-триггеров подключены к знаковым выходам первого и второго блоков вычитания соответственно, причем второй вход третьего элемента И соединен с шиной опорной частоты, первый и второй выходы первого формирователя импульсов подключены к вторым входам четырнадцатого и двенадцатого элементов И соответственно, выход второго формирователя импульсов соединен с вторыми входами элементов И, с седьмого по десятый, и тринадцатого и пятнадцатого элементов И, первый выход третьего формирователя импульсов подключен к первым входам восемнадцатого и девятнадцатого элементов И, второй выход третьего формирователя импульсов соединен с первыми входами двадцатого и двадцать первого элементов И, восемнадцатый и двадцатый элементы И подключены вторыми входами к выходу девятого элемента ИЛИ, а выходами- к входу выборки кристалла и входу записи в выходной регистр второго блока памяти, девятнадцатый и двадцать первый элементы И соединены вторыми входами с выходом десятого элемента ИЛИ, а выходами - с входом выборки кристалла и входом записи в выходной регистр третьего блока памяти, причем выход десятого элемента И подключен к входу управления записью второго регистра, выход двенадцатого элемента И соединен с входами управления записью седьмого и восьмого регистров, выход тринадцатого элемента И подключен к входу управления начальной установкой кода первого счетчика и входу управления записью четвертого регистра, выход четырнадцатого элемента И соединен с входами выборки кристалла, четвертого и пятого блоков памяти, а выход пятнадцатого элемента И подключен к входу управления начальной установкой кода второго счетчика и входу управления записью пятого регистра, соединенного информационным входом с информационным входом четвертого регистра и с выходом младших разрядов сумматора, подключенного выходом старших разрядов к установочным входам первого и второго реверсивных счетчиков, первым входом - к информационному входу шестого регистра, а вторым входом - к выходу третьего коммутатора, соединенного первым информационным входом с выходом шестого регистра, а вторым и третьим информационными входами - с первыми выходами второго и третьего блоков памяти соответственно, подключенных вторыми выходами к третьему и четвертому информационным входам первого коммутатора, а третьими выходами - к первым входам первого и второго блоков вычитания соответственно, соединенных выходами с пятым и шестым информационными входами второго коммутатора, а вторыми входами - с выходами седьмого и восьмого регистров соответственно, информационные входы которых подключены к шинам ввода первого и второго аргументов, причем выход седьмого регистра соединен с адресным входом четвертого блока памяти, подключенного выходом к установочному входу третьего реверсивного счетчика, соединенного выходом с адресным входом второго блока памяти, а выход восьмого регистра подключен к адресному входу пятого блока памяти, соединенного выходом с установочным входом четвертого реверсивного счетчика, подключенного выходом к адресному входу третьего блока памяти.
