Процессор для выполнения математических операций

 

Изобретение относится к классу вспомогательных процессоров, служащих для выполнения арифметических, тригонометрических , логарифмических операций, быстрого преобразования Фурье и других числовых преобразований, и предназначено для работы в составе мультипроцессорных систем. Цель изобретения - повышение быстродействия процессора. Процессор содержит блок 1 памяти микрокоманд, блок 2 управления последовательностью микрокоманд, регистр 3 микрокоманд , генератор 4 тактовых импульсов, блок 5 оперативной памяти, арифметикологический блок 6, блок 7 памяти состояния и результата, блок 8 па.мяти кода операции , блок 9 ввода-вывода, блок 10 сопряжения и дешифрации адреса. Введение блока 11 мультиплексирования адреса и блока 12 памяти констант и адресов приводит к достижению цели. 4 ил. С ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧ ЕСКИХ

РЕСПУБЛИК

„„SU„„1381533 А1 (Я) 4 G 06 F 15 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2!) 4107839/24-24 (22) 23.06.86 (46) 15.03.88. Бюл. № 10 (72) А. В. Чепурнов и В. В. Касьянов (53) 681.3 (088.8) (56) Вспомогательные процессоры для быстрого выполнения арифметических операций в микропроцессорных системах.

Электроника, 1980, ¹ 10.

Аналоговые и цифровые интегральные схемы./Под ред. С. В. Якубовского, М.:

Советское радио, 1979

Березенко A. И. и др, Микропроцессорные комплекты повышенного быстродействия. М.: Радио и связь, 1981. (54) ПРОЦЕССОР ДЛЯ ВЫПОЛ НЕНИЯ

МАТЕМАТИЧЕСКИХ ОПЕРАЦИЙ (57) Изобретение относится к классу вспомогательных процессоров, служащих для выполнения арифметических, тригонометрических, логарифмических операций, быстрого преобразования Фурье и других числовых преобразований, и предназначено для работы в составе мультипроцессорных систем. Цель изобретения — повышение быстродействия процессора. Процессор содержит блок 1 памяти микрокоманд, блок 2 управления последовательностью микрокоманд, регистр 3 микрокоманд, генератор 4 тактовых импульсов. блок 5 оперативной памяти, арифметикологический блок 6, блок 7 памяти состояния и результата, блок 8 памяти кода операции, блок 9 ввода-вывода, блок 10 сопряжения и дешифрации адреса. Введение б.ioка 11 мультиплексирования адреса и олока 12 памяти констант и адресов приводит к достижению цели. 4 ил.

1381533

Изобретение относится к классу вспомогательных процессоров., служащих для выполнения арифметических, тригонометрических, логарифмических операций, быстрого преобразования Фурье (БФП) и других числовых преобразований, и предназначено для работы в составе мультипроцессорных систем.

Целью изобретения является повышение быстродействия процессора.

На фиг. 1 приведена блок-схема предложенного устройства; на фиг. 2 — схема блока мультиплексирования адреса и блока постоянной памяти констант и адресов; на фиг. 3 4 блок-схемы программ, реализук щих последовательность вычислений:

М2=М2 С! — - M3 С2

М3= М2. С2+МЗ С!

М4= М4 CÇ вЂ” М5 С4

М5=М4 С4+М5 МЗ

М6=М6 С5 — М7 С6

М7= М6. С6+М7 С5, 20 где М2 — М7 отсчеты БПФ; à Cl — С6 поворачивающие множители.

Блок-схемы реализуют выполнение указанной последовательности (одной из операций быстрого преобразования Фурье) центральным процессором совместно с предлагаемым процессором (фиг. 3) и предлагаемым процессором (фиг. 4).

Процессор содержит блок I памяти микрокоманд, блок 2 управления последовательностью микрокоманд, регистр 3 микрокоманд, генератор 4 тактовых импульсов, блок 5 оперативной памяти (БОП), арифметико-логический блок (АЛБ) 6, блок 7 памяти состояния и результата, блок 8 памяти кода операций, блок 9 ввода-вывода (БВВ), блок 10 сопряжения и дешифрации адреса, блок 11 мультиплексирования адреса, блок 12 памяти констант и адресов, шину 13 адреса микрокоманды, шину 14 адреса (А), шину 15 данных (Д), шину 16 данных М, шину 17 внешнего адреса, шину 19 управления приз- 40 наками, шину 20 кода микрокоманды, шину 21 обращения и внешнего адреса 21, адресный вход 22, выход 23 и вход 24 кода микрокоманды. выход 25 и выход 26 поля управления записью в блоки памяти, выход 45

27 поля кода операции и кода маски, выход

28 поля разрешения работы блока 6, выход 29 поля режима формирования адреса следукнцей микрокоманды, выход 30 поля управления признаками, вход 31 адреса микрокоманды, вход 32 адреса памяти, вход 33 управления адресом блока памяти констант, выход 34 блокировки выборки блока, выход

35 блока мультиплексирования адреса, вход

36 адреса блока 12, выход 37 данных, вход

38 блокировки, вход 39 адреса, вход 40 блокировки, вход 41 и BhlxoJ 42 данных, вход 55

43 записи, выход 44 разрешения выдачи данных, первый 45 и второй 46 двунаправленны axonû-выхо,ill, вход 47 и выход 48 выборки устройства, выход 49 адреса и сигналов управления обменом, вход 50 с внешней шины, адресный вход 51, вход 52 блокировки, вход 53 и выход 54 данных, вход 55 записи, выход 56 данных, адресный вход 57, вход 58 блокировки, вход 59 записи, вход

60 данных. Блок мультиплексирования адреса (фиг. 2) содержит элемент НЕ 61, первую 62 и вторую 63 группы элементов И с открытым коллектором.

На чертежах приняты следующие сокращения: F — вход кода микрооперации; К— первый информационный вход; М вЂ” второй информационный вход; С вЂ” синхровход;

Ь вход разрешения работы АЛБ;  — третий информационный вход; CHls, Со — вход сдвига (переноса);  — — вход разрешения выдачи данных; СПс,С выход сдвига (переноса); А — первый информационный выход;

Д второй информационный выход; мА— выход адреса микрокоманды; IA — вход адреса следующе"; IФ вЂ” вход управления признаками; К вЂ” вход адреса начальной микрокоманды; ЗМ вЂ” вход загрузки; С вЂ” синхровход; Ф вЂ” вход признака;

Ф — выход признака.

Таблица истинности выборки блоков 12, 5, 7 и 8 устанавливает порядок выдачи ими данных на шину М 16 и приема данных блоками 5, 7 и 8 с шины Д15.

Прием информации с шины Д15 блоками 5, 7 или 8 осуществляется при условии адресации блока и наличии сигнала 3 на выходе регистра 3.

Рассмотрим работу предлагаемого процессора.

В процессе выборки (исполнения) микрокоманд участвуют блоки 1, 2, 3, 4 и 6. Активииция и использование остальных блоков, входящих в состав предлагаемого процессора, зависят от конкретной микрокоманды или адресной информации на шине А (блоки 5, 7, 8, 11 и !2), либо от обращения к предлагаемому процессору центрального процессора (блоки 9 и 10).

Рассмотрим вначале взаимодействие блоков 1, 2, 3, 4 и 6. Однофазный генератор 4 вырабатывает последовательность импульсов, синхронизирующую выдачу адреса следующей микрокоманды блоком 2, запись кода микрокоманды в регистр 3, запоминание и выдачу результатов выполнения микрооперации в АЛБ 6.

Блок 2 под воздействием управляющих сигналов на входах УА, УФ, К, ЗМ, Ф на основе текущего адреса микрокоманды и состояния признаков вырабатывает и выдает на выходах МА адрес следующей микрокоманды, а также управляет сигналом на выхо <е ФВ. При этом блок 2 вырабатывает последввательные адреса микрокоманд, выполняет ветвление микропрограммы ио условию (состояние признаков), или загрузку адреса микрокоманды с 8-ми младших )азрядов шины М.

138!533

Код микрокоманды на выходе блока о,iнозначно определяется адресом, подаваемым на его вход (через 90 нс после установления стабильного адреса) .

Разряды 16,...,0 кода микрокоманды записываются в регистр 3 по положительному фронту синхросигнала.

АЛБ в соответствии с кодами микрооперации 1=() — Г<, маски К(), К> и битом разрешения работы выполняет арифметические и логические операции над данными, хранящимися во внутренних регистрах А:IЬ либо подаваемыми на его входы М и В, с учетом состояния входа сдвига (переноса).

Результат выполнения операции записывается во внутренние регистры АЛБ 6, выдается на выходы А или Д, а также формируется сигнал признака на выходе сдвига (переноса) для дальнейшего использования в блоке 2.

Процесс обмена данными междх предлагаемым процессором и центральным процессором (ЦП) происходит следую(цим образом.

В исходном состоянии АЛЬ 6 циклически принимает информацию с входа В и анализирует разряд B(, устанавливающий блок 10 в состояние «1» в случае обращения (для записи или чтения — не имеет значения) центрального процессора к предлагаемому устройству . Если В = 1, то

АЛБ выдает на выход сдвига (переноса) и вход блока 2 также «!», а блок 2 осуществляет выход из начального цикла опроса. Затем в соответствии с микропрограммой обмена с ЦП АЛБ вновь принимает данные с входа В. В зависимости от состояния разряда В<, («Запись» ЦП ), псредаваемого с выхода сдвига (переноса) АЛБ на вход Ф блока 2 последним производится ветвление микропрограммы обмена с ЦП на ветвь приема или выдачи данных на внешнюю шину через блок 9. Разряды

В<)...B;, после обработки выдаются на выход АЛБ — на шину А. Эти разряды определяют, с каким из блоков 5, 7 или 8 будет производить обмен информацией ЦП.

В том случае, если ЦП выполняет запись в предлагаемый процессор. блок 9 (из сигнала «Запись» ЦП и сигнала выборки устройства, поступающего с блока 10 на вход выборки блока 9) вырабатывает сигнал запрещения выдачи данных, поступающий на вход В АЛБ. Выходы Д АЛБ переходят в высокоимпедансное состояние, а вентили блока 9 открываются для передачи с шины ЦП на шину Д. Данные с шины Д поступают на входы данных блоков

5, 7 и 8. Одна из микрокоманд ветви приема данных микропрограммы обмена с

ЦП содержит разряз 3 «Запись» 3 = !.

При выборке этой микрокоманды этот разряд вместе с остальными разрядами переписывается в конвейерный регистр и поступает на входы записи бл<>ков 5, 7 и 8. Illlформация с шины Д записывастся п однл H.( ячеек блоков 5, 7 или 8 (выбор одн<>го из этих устройств определяется адресом и;1

5 шине А) . ЦП завершает цикл запи H, а прс 1лагаемый процессор вновь переходит к о»росу выхода обращения к процессорл блока 10. Если ЦП осуццствляет запись в блок 8 кода операции, в конце цикла записи АЛБ выдает на выход <днига (пер<носа) и вход Ф блока 2 признак «!», ук;(.3ûВаЮщнй На ПРИЕМ КОда ОПЕрацнн; 6ЛоК 2 оС3 ществляет ветвление микропрогра м м ы на микрокоманду, имеющую разряд l< I =

Значение этого разряда поступас T на вхо;1

15 строба загрузки ЗМ блока 2, Код операции, являющийся начальным адресом микропрограммы, реализующей даннун> операцин>. передаваемый с выхода блока 8 по шине М на входы К адреса начальной микрокоман II>l блока 2, по положительномх фронтл синхроимпульса загружается в регистр (t.ip(.;I микрокоманды блока 2. Следуннцая микр<>команда выбирается из блока по (t.ið«3, указываемому кодом операции, и, гакнм о6разом, предлагаемый процессор «выходит»

25 из программы обмена с ЦП и приступаеT h выполнению заданной операции. (lo з 113< рпгснию выполнения операции Ilp<. дла гаем ый процессор вновь переходит к исп(>лненнн> программы обмена с ЦП (к циклическому вводу данных с входа в АЛБ, провсркс раз30 ряда В-, и т.п.).

В том случае, если Ц!1 осуществляе1 чтение данных из предлагаемого Ilpol(« «(3pn в соответствии с «ветвью вывода» tnhp<>(грограммы обмена с ЦГ1, . (ann< с (инны .Ц считываются в аккул(улятор АЛБ и ныдаютсn

З5 на шину Д (источник инфо!Змс(ц>(и блоки 5, 7 и 8 определяется как ollH< lno 13nllll< )

Сигналом «Чтение» ЦП вснтили б,loh l 9 оТкрываются в направлении переда (и информации с шины Д на шину ЦII, .(111 <. >III> t,lt3;)40 ет данные, а АЛБ пре,1лагаемого lip<>lt«â€” сора вновь переходит к опросу вход(> В7

Как указывалось, блок 7 загру;+,:1< гon кодом ошибки, если она имсла место Ilpn выполнении операции. Если оп>ибок не обн;1ружено, в блок 7 записывается нуль.

45 Рассмотрим использование блока памяти

l2 адресов и констант. B процессе вычисления, например БПФ, элементарных функций возникает необходимость в использовании различных математических постоянных.

Так, для вычисления БПФ p

50 необходимо иметь N/4 значений ox<«oi<>I3 косинуса на интервале !О, л/2). Ilри вычислении значений элементарных функций через разложение последних в ряд нсобходимо иметь коэффициенты ряда. Такие величины, как ) 2, л часто использлн>гся h;lh ма<и>табирующие множители. Для сдвиги данны на определенное число разрядон и) жно вначале установить программный с>i< 3 (nh цпк ла, загрузив в него константу.

1381533

В процессоре-прототипе все константы должны перед выполнением операции наряду с исходными данными пересылаться в прототип из 1),П, что существенно увеличивает время обмена между ЦП и прототипом и снижает производительность вычислительной системы в целом. В предлагаемый процессор (фиг. ) введен блок 12, в котором хранятся все используемые в процессе вычислений константы. Это позволяет за счет сокращения времени обмена между ЦП и предлагаемым процессором повысить быстродействие вычислительной системы в целом.

Все используемые в вычислениях константы можно условно разбить на два типа.

К первому типу относятся константы, однозначно связанные с адресом микрокоманды. Так, если в микропрограмме используется константа, она всякий раз при выполнении этой микропрограммы должна быть считана из блока 12. Поскольку считывание такой константы происходит всег да в одном и том же месте микропрограммы, используется адресация блока 12 от блока 2. В микрокоманде, использующей константу, разряд 0 (!>>) должен быть равен

«1». Блок 1) передает на адресный вход блока 12 состояние выходов МА блока 2— адрес следук>щей микрокоманды. По этому адресу в блоке 12 записана необходимая константа. Блок 11 вырабатывает также сигнал, разрешакцций выдачу данных блоком 12.

На линик> блокировки выдается также этот сигнал, переводящий блоки 5, 7 и 8 в пассивпое состояние. Код константы поступает по шине М на вход М АЛБ и вход К блока 2 для использования в соответствии с кодом микрокоманды.

Ко втором типу относятся константы, адресуемые АЛЬ. Так, при выполнении БПФ использование тех или иных поворачивающих множителей (из массива косинусов) зависит от этапа преобразования. Адрес константы в этом случае зачисляется в АЛБ и выдается на шину A адреса. Разряд О (р) кода микрокоманд в это время равен

«0», и блок Il передает на адресные входы блока 12 состояние шины А. Для активизации блока 12 и перехода блоков 5, 7 и 8 в пассивное состояние АЛБ при подготовке адреса ячейки блока 12 устанавливает старший разряд адреса Ai в единичное состояние, блок ll вырабатывает сигнал, разрешающий выдачу данных блоком 12 на шину М. На линию блокировки подается сигнал, не сводящий блоки 5, 7 и 8 в пассивное состояние.

Еще одним недостатком прототипа является невозможность в микропрограммах подпрограмм. )то связано с отсутствием микрокоманд возврата из подпрограммы в основную микропрограмму в МПК серии

I NTEL 3000, К589. Использование в предлагаемом процессоре блоков 11 и !2 позволяет устранить указанный недостаток.

До перехода к подпрограмме (осуществляемого путем выполнения стандартной функции блока 2 «Переход в нулевую строкух IZR — при этом информация на входах

УА блока 2 однозначно определяет адрес следующей микрокоманды — первой микрокоманды вызываемой подпрограммы) из блока 12 выбирается и запоминается в одном из внутренних регистров АЛБ константа первого типа А. Затем осуществляется пере1 ход к подпрограмме и ее выполнение.

По<ле завершения выполнения подпрограммы константа А пересылается в адресный регистр АЛБ и передается на шину А. А являегся адресом ячейки блока 12, в которой записана константа Ав второго типа, являющаяся адресом возврата из подпрограммы.

Код константы А выбирается из ячейки А блока 12 и по шине М передается на вход К блока 2. В последней микрокоманде подпрограммы вырабатывается сигнал загрузки подаваемый на вход ЗМ блока 2. Происходит загрузка адреса А. в регистр адреса микрокоманды блока 2, и таким образом осуществляется возврат в основную микропрограмму. ()писанный процесс организует коррективное обращение к подпрограмме, поскольку, содной стороны,,константа А, запоминаемая основной микропрограммой в определенном внутреннем регистре АЛБ, однозначно определяет адрес возврата А. в основнук> микропрограмму, а с другой стороны, одна и та же подпрограмма может быть использована различными вызывающими микропрограммами, поскольку адрес А, задающий адрес возврат А., внутри подпрограммы не изменяется, т.е. уровень вложения подпрограмм определяется количеством внутренних регистров АЛБ (ИМС типа

К589ИК02 имеет помимо адресного регистра и аккумулятора 11 регистров).

Переход к подпрограмме может быть осуществлен из любого участка микропрограммы, при этом константа А жестко связана с микрокомандой основной микропрограммы, предшествующей вызову подпрограммы, и однозначно определяет адрес А. микрокоманды основной микропрограммы, которая исполняется первой после выполнения вызываем >й подпрограммы. Двойная адресация блока 12 при помощи блока 11 (от блока 2 и шины А) позволяет существенно расширить функциональные возможности предлагаемого процессора по сравнению с прототипом. Например, при вычислении БПФ необходимо осуществлять вычисления:

М2=М2 С I — МЗ С l

МЗ=М2 С2+МЗ ° С I

М4=М4 ° CÇ вЂ” М5 С4

М5=М4 С4+МЗ CÇ

М6=М6 С5 — М7 Сб

М7=М6 ° Сб+М7 С5 где М2 — М7 — отсчеты БПФ, à CI — Сб — поворачивающие множители.

7 1381533

На фиг. 3 — 4 приведены блок-схемы программ, реализующих приведенную последовательность вычислений. Слева на фиг. 3 показана последовательность действий, выполняемых центральным процессором, а справа, параллельно ей, — последовательность действий, синхронно с ЦП выполняемая предлагаемым процессором (фиг. 4) .

На фиг. 3 приняты следующие сокращения: НБР— выборка константы или переменной для использования; ПРЛ вЂ” передача константы, переменной или кода опсрации; ПРМ вЂ” прием константы, переменной или кода операции (эти действия происходят синхронно — если ЦП передает, то предлагаемый процессор принимает, и наоборот; ОЖИД вЂ” ожидание (состояние, в котором предлагаемый процессор ожидает обращения к нему со стороны ЦП, или Ll(1 ожидает готовности предлагаемого процессора).

Формула изобретения

Процессор для выполнения математических операций, содержащий блок памяти микрокоманд, блок управления последовательностью микрокоманд, регистр микрокоманд, арифметико-логический блок, блок памяти кода операции, блок памяти состояния и результата, блок оперативной памяти. генератор тактовых импульсов, причем выход адреса блока управления последовательностью микрокоманд соединен с адресным входом блока памяти микрокоманд, выхо..f поля адреса следующей микрокоманды и выход поля кода микрооперации которого соединены соответственно с входом адреса следующей команды блока управления последовательностью микрокоманд и с информационным входом регистра микрокоманд, выходы поля кода операции и поля кода маски которого соединены с входами кода операции и первым информационным входом арифметико-логического блока, первый информационный выход которого соединен через шину адреса с адресными входами блока оперативной памяти, блока памяти состояний и результата и блока памяти кода операции, выходы которых объединены и соединс ны через шину данных с входом адреса на«альной микрокоманды блока управления последовательностью микрокоманд и вторым информационным входом арифметико-логического блока, второй информационный выход которого соединен через шину данных с входом-выходом процессора и с информационными входами блока оперативной памяти, блок памяти состояния и результата и блока памяти кода операции, выход и вход сдвига-переноса арифметико-логического блока соединены соответственно с входоч признаков и с выходом признаков блока управления последовательностью микрокоманд, вход управления признаками которого соединен с выходоч поля режима х правления признаками регистра микрокочанд, выход поля режима форчирования адре5 са следующей микрокоманды регистра микрокоманд соединен с входом загрузки адреса микрокоманды блока управления последовательностью микрокоманд. информационный вход процессора соединен с трстьнч информационным входом арифчетико-логического блока, вход строби рова ния данны х процессора соединен с входом стробирования выдачи данных арифметико-логичесhого блока, выход генератора тактовых импульсов соединен с синхровходами блока управ-! 5 ления последовательностью микрокоманд, регистра микрокоманд и арифметико-логи«еского блока, выход поля управления записью в блоки памяти регистра микрокоманд соединен с входами записи блока памяти кода операции блока памяти состояния и рсзультата и блока оперативной памяти, выход поля разрешения работы арифчетикологического блока регистра микрокоманд соединен с одноименным входоч арифметико-логического блока. отли<(ак>и<пи(я

25 тем, что. с целью повышения быстро fc>fствия, оН содержит блок мультиплексирования адреса, содержащий псрвук> н f>f(>L>sf(> группы из М элементов (M = — К + 1, гд«h;— разрядность адреса микроком нды), элемент

HF и блок памяти констант н адресов, выход которого соединен через п(ину д;(нных с входом адреса начальной микрокоманды блока управления послсдовательностью микрокоманд и нторыч инфорчационныч входом арифмстико-логи«с(.f,(>f блока и выходами блока оперативнои If;fмяти, блока памяти состояния и результата и блока памяти кодов операций, K выходов адреса микрокоманды блока i èð;ff>ления последовательностью микрокоман;(i()( динены с первыми входами элечентов И пер4р вой группы, выходы с первого ff(> (М- 1! -й h()торых объединены с одноименными выходачи элементов И второй гр>,ïèû и (>(ливены с адресными входами блока пачяти fi(>ffc гHIIT и адресов, выходы М-х элементов И первой и второй групп объединены и сосдинены с

45 входами блокировки блока пачяти к(>истин( и адресов, блока оперативной памяти, блока памяти состояния и результата и блок; > памяти кода операции, М- млад(пих разрядов шины адреса устройства соединены с первыми входами соответствующих М 1

50 элементов И второй группы, первый вход Мго элемента И второй группы соединен с входом логической «1» процессора, выход поля управления адресом блока памяти констант и адресов регистра микрокоманд соединен с вторыми входами элементов И псрвой группы и через элемент HF (. вторыми входами элементов И второй группы.

1381533

А э

12 (адрес шины A) 12 (адрес блока 2) Х

Фиг.2

Разряды шины адреса А, Разряд О микрокоманды (р,) Выбранный (активный) блок, N

1381533

ВбР м2 !

7 га

21 гг

25 гб

27

28

Фиг. 3

l381533

Z0

22

2)

24 25

27

29 за

Фиг. Ф

Составитель А. Афанасьев

Род; ктор М. К(лсмеш Техред И. Верее Корректор Л Пилипенко

3 и ка з ((44;4(> Тираж 704 Подписное

ВП1!11ПИ Государственного комитета CC(.P по делам изобретений и открытий

113()35, Москва, Ж вЂ”:35, Раушская наб., д. 4(5

Произво. ш венно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4