Цифровой измеритель частоты
1. Цифровой измеритель частоты, содержащий входы эталонной и измеряемой частоты, первый и второй элементы И, первый и второй двоичные счетчики и первый делитель частоты, причем вход эталонной частоты соединен с первым входом второго элемента И, отличающийся тем, что, с целью уменьшения погрешности измерения при случайных сбоях импульсов измеряемой частоты в него введены, второй, третий и четвертый делители частоты, третий двоичный счетчик, первый, второй и третий двоично-десятичные счетчики, первый, второй, третий и четвертый блоки синхронизации, первый и второй блоки сравнения кодов, блок вычитания кодов, регистр памяти, первый D-триггер, триггер, Т-триггер, первый, второй и третий элементы ИЛИ, третий, четвертый, пятый, шестой, седьмой и восьмой элементы И, вход эталонной частоты соединен с тактовым входом первого делителя частоты, вторым входом второго блока синхронизации, тактовым входом второго делителя, входом блока задержки, тактовым входом четвертого делителя частоты и первыми входами шестого и седьмого элементов И, выходы которых соединены соответственно с тактовыми входами второго и третьего двоичного счетчика, выходы которых соединены соответственно с первой и второй группой входов блока вычитания кодов, выходы которого соединены с второй группой входов второго блока сравнения кодов, первая группа входов которого соединена с выходами первого двоичного счетчика, а выход «Больше» - с первым входом восьмого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, а второй вход - с первым входом четвертого блока синхронизации, входом сброса первого двоичного счетчика, вторым входом третьего элемента ИЛИ, входом сброса второго делителя частоты, выходом второго блока синхронизации, вторым входом первого элемента И и вторым входом первого блока синхронизации, выход которого соединен с вторым входом первого элемента ИЛИ, а первый вход - с выходом первого делителя частоты, входом сброса первого D-триггера и первым входом третьего блока синхронизации, выход которого соединен с входом занесения регистра памяти, а второй вход - с первым входом третьего элемента И, вторым входом четвертого блока синхронизации и выходом блока задержки, вход измеряемой частоты соединен с первым входом второго блока синхронизации, причем вход сброса первого делителя частоты соединен с первыми входами второго и третьего элемента ИЛИ, входом сброса первого двоично-десятичного счетчика, выходом первого элемента ИЛИ и тактовым входом первого D-триггера, D-вход которого соединен с шиной логической единицы, а выход - с первым входом первого элемента И, выход которого соединен с тактовым входом первого двоично-десятичного счетчика, выходы которого соединены с первыми группами входов первого блока сравнения кодов и регистра памяти, вторая группа входов которого соединена с выходами третьего двоично-десятичного счетчика, вход сброса которого соединен с входом сброса третьего делителя частоты и выходом третьего элемента ИЛИ, а тактовый вход - с выходом третьего делителя частоты, тактовый вход которого соединен с выходом второго элемента И и тактовым входом второго двоично-десятичного счетчика, вход сброса которого соединен с выходом второго элемента ИЛИ, а выходы - с второй группой входов первого блока сравнения кодов, выход которого соединен с вторым входом третьего элемента И, выход которого соединен с вторым входом второго элемента ИЛИ и входом сброса триггера, вход установки которого соединен с выходом второго делителя частоты, а выход - с вторым входом второго элемента И, выход четвертого блока синхронизации соединен с входом сброса четвертого делителя частоты, тактовым входом Т-триггера и вторыми входами четвертого и пятого элементов И, выходы которых соединены соответственно с входами сброса второго и третьего двоичного счетчика, выход Т-триггера соединен с вторым входом шестого элемента И и первым входом пятого элемента И, а инверсный вход - с первым входом четвертого элемента И и вторым входом седьмого элемента И, выход четвертого делителя частоты соединен с тактовым входом первого двоичного счетчика.
2. Устройство по п. 1, отличающееся тем, что блок синхронизации содержит второй D-триггер, элемент И-НЕ и элемент НЕ, причем первым входом блока синхронизации является вход установки второго D-триггера, вторым входом - второй вход элемента И-НЕ, а выходом - выход элемента НЕ, вход которого соединен с выходом элемента И-НЕ, D-вход которого соединен с общей шиной, а выход - с первым входом элемента И-НЕ.
