Формирователь импульсов

 

Изобретение относится к радиотехнике , в частности к аппаратуре для контроля дальномерных систем. и предназначено для задания формы импульсов . Изобретение позволяет повысить быстродействие формирователя, что достигается введением в него триггера -3, инвертора 5, фазосдвигающего блока 4, блока 8 управления, ,делителя 10 и блока 9 выделения. Устройство , кроме того, содержит входную шину 1, генератор 2 тактовых импульсов , счетчик 6, запоминающее устройство 7, цифроаналоговый преобразователь 11, выходную шину 12. Возможность работы устройства при внешнем запуске осуществляется изменением режима работы устройства. 1 з.п. ф-лы, 5 ил. SS

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4099314/24-21 (22) 31.07,86 (46) 23.03.88. Бюл. У 11 (72) А.Н.Чистяков (53) 621.374 (088.8) (56) Горшков Б.И. Радиоэлектронные устройства. — М.: Радио и связь, 1984, с, 269-. 270, рис. 11.24.

Гнатек Ю.P . Справочник по цифроаналоговым и аналого-цифровым преобразователям. — М.: Радио и связь,.

1982, с.259, рис.4. 129. (54) ФОРМИРОВАТЕЛЬ ИМПУЛЬСОВ (57) Изобретение относится к радиотехнике, в частности к аппаратуре для контроля дальномерных систем, „„Я0„„1383468 А1 и предназначено для задания формы импульсов. Изобретение позволяет повысить быстродействие формирователя, что достигается введением в него триггера -3, инвертора 5, фазосдвигающего блока 4, блока 8 управления, делителя 10 и блока 9 выделения. Устройство, кроме того, содержит входную шину 1, генератор 2 тактовых импульсов, счетчик 6, запоминающее устройство 7, цифроаналоговый преобразователь 11, выходную шину 12. Возможность работы устройства при внешнем запуске осуществляется изменением режима работы устройства. 1 э.п. ф-лы, 5 ил.

1383468

Изобретение относится к радиотехнике, в частности к аппаратуре для контроля дальномерных систем, и предназначено для задания формы импульсов.

Целью изобретения является повышение быстродействия.

На фиг.1 изображена схема формирователя импульсов; на фиг.2 — схема блока управления; на фиг. 3 — схема блока вьделения; на фиг.4 — схема фазосдвигающего блока; на фиг,5— диаграммы работы устройства.

Формирователь импульсов содержит входную шину 1, генератор 2 тактовых импульсов, триггер 3, фаэосдвигающий блок 4, инвертор 5> счетчик 6, запоминающее устройство 7, блок 8 управления, блок 9 выделения, делитель 10, цифроаналоговый преобразователь 11, выходную шину 12, при этом входная шина 1 подключена к первому входу триггера 3, второй вход которого соединен с первым выходом блока 8 управ- 25 ления, второй выход которого подключен к второму входу счетчика 6, выход которого соединен с вторым входом запоминающего устройства 7, выход которого поцключен к объединенным второму 30 входу блока 9 выделения и четвертому входу блока 8 управления, первый вход которого соединен с первым входом блока 9 выделения, входом инвертора

5, первым входом фазосдвигающего бло- З5 ка 4 и выходом делителя 10, первый вход которого объединен с третьим входом блока 9 вьделения и подключен к выходу генератора 2 тактовых импульсов, вход которого объединен с 4О вторым входом фазосдвигающего блока

4, вторым входом блока 8 управления, вторым входом делителя 10, четвертым входом блока 9 вьделения и подключен к выходу триггера 3,„ третий вход ко- 45 торого соединен с первым входом счетчика 6, первым входом запоминающего устройства 7 и выходом фазосдвигающего блока 4, третий вход которого объединен с третьим входом блока 8 уп- 5р равления и подключен к выходу инвертора 5, а выход блока 9 выделения соединен с входом цифроаналогового преобразователя 11„ выход которого подключен к выходной шине 12. 55

Блок 8 управления содержит триггеры 13 и l4, при этом первый вход блока 8 управления подключен к входу С синхронизации триггера 13, второй вход — к входу R установки нулевого состояния триггера 13, третий — к входу С синхронизации триггера 14, четвертый — к информационному D-входу триггера 13, единичный выход которого подключен к входу S установки единичного состояния триггера 14, единичный выход которого соединен с первым выходом блока 8 управления, второй выход которого ° подключен к нулевому выходу триггера 13, а информационный

D-вход триггера 14 соединен с шиной, подключенной к источнику напряжения, соответствующего логическому нулю.

Блок вьделения 9 содержит инверторы 15, логические элементы 2И-2И-ИЛИНЕ 16-18, буферный регистр 19, триггеры 20-22, при этом вход инвертора

15 и первые входы логических элементов 16-18 подключены.к выходу делителя 10, вторые входы логических элементов 16-18 соединены с выкодом инвертора 15-1, третьи входы логических элементов 16-18 подключены к первой группе, выходов запоминающего устройства 7, четвертые — к второй группе выходов запоминающего устройства 7, выходы логических элементов

16-18 соединены с информационными входами триггеров 20-22, образующих буферный регистр 19, выходы которого подключены к выходу устройства 9 выделения, четвертый вход устройства 9 выделения образован входами R установки исходного состояния триггеров

20-22, подключенными через развязывающие инверторы 15-2, 15-3 к выходу триггера 3 (для уменьшения нагрузки триггера 3).

Фазосдвигающий блок 4 содержит триггеры 23 и 24, при этом первый вход фазосдвигающего блока 4 подключен к входу С синхронизации триггера

23, вход S установки в единичное состояние которого соединен с входом S установки единичного состояния триггера 24 и вторым входом блока 4, третий вход которого подключен к входу

С синхронизации триггера 24, нулевые выходы триггеров 23 и 24 соединены с информационными D-входами соответственно триггеров 23 и 24, а выходы фазосдвигающего устройства подключены к выходам триггеров 23 и 24.

На фиг.5 приняты следующие обозначения: a — сигнал на выходе делителя

10; Я вЂ” сигнал на выходе инверторов

5, 15-1; Ь,я,g e — сигналы соответст1383468 венно на первом, втором, третьем и четвертом выходах фазосдвигающего блока 4; с — сигнал на выходе генератора тактовых импульсов 2 u — - сигнал

5 на выходе первого разряда блока 9 выделения; lc — - сигнал на выходе второго разряда блока 9 вьделения; Л вЂ” сигнал на выходе третьего разряда блока 9 вьделения; М вЂ” сигнал на выходе четвертого разряда блока 9 вьделения;

If — сигнал на выходе 12 ЦАП 11; Т— период сигнала на выходе делителя 10.

Генератор 2 тактовых импульсов реализуется на микросхемах 530ГГ1 и

530ЛН1, при этом на микросхеме 530ГГ1 реализуется управляемый генератор импульсов — в соответствии с типовой схемой, рекомендованной техническими условиями на микросхему. Сигнал с входа генератора 2 на управляющий вход микросхемь1 530ГГ1 подается через инвертор на микросхеме 530ЛН1.

Триггер 3 выполнен на микросхеме

530ТМ2, при этом первый вход является 25

S-входом установки единичного состояния, второй — информационным D-входом, третий — синхрониэирующим С-входом.

Фазосдвигающий блок 4 выполнен в соответствии с фиг.4 на микросхеме

530ТМ2. При этом для удобства рас-смотрения принципа действия на фиг.4 дан вариант реализации фаэосдвигающего блока 4 для формирования сигналов

35 с четырьмя фазами.

Инвертор 5 реализуется на микросхеме 530ЛН1, Счетчик 6 выполнен многоканальным — по числу фаз фазосдвигающего 4 блока 4, на микросхемах типа 530ИЕ17, включенных по типовой схеме в соответствии с техническими условиями на них. При этом входы синхронизации микросхем 530ИЕ17 каждого канала 45 (первый вход счетчика 6) объединены и подключены к соответствующему вы-: ходу фаэосдвигающего блока 4. Второй вход счетчика 6 образован объединенными входами РазРешения записи информации в параллельном коде всех каналов (всех микросхем 530ИЕ 17), приэтом информационные входы параллельного кода всех микросхем 530ИЕ17 соединены с общей точкой схемы (уровень логического нуля). Запоминающее устройство 7 реализуется на микросхемах типа 556РТ7 в многоканальном варианте — по числу каналов счетчика 6 °

При этом адресные входы запоминающего устройства в каждом канале подключены к выходам разрядов соответствующего канала счетчика 6, а входы разрешения выборки информации микросхем 556РТ7 каждого из каналов (первый вход запоминающего устройства 7) подсоединены к входу синхронизации соответствующего канала счетчика 6 и соответствующему выходу фазосдвигающего устройства 4. Выходы микросхем 556РТ7 каналов, входы разрешения выборки которых подключены к противофазным сигналам, объединены между собой и образуют (для четырехканального варианта) соответственно первую и вторую группы выходов запоминающего устройства 7, подсоединенных к соответствующим входам блока 9 вьделения (фиг.3) . В качестве выхода, соединенного с четвертым входом блока 8 управления, служит один из выходных разрядов запоминающего устройства 7.

Блок 8 управления выполнен на микросхеме 530ТМ2 по схеме, приведенной на фиг.2,при этом единичный выход триггера 13 соединен с входом S установки единичного состояния триггера

14, выход которого подключен к первому выходу блока 8 управления, а вход

С синхронизации триггера 14 соединен с третьим входом блока 8 управления, первый вход которого подключен к входу С синхронизации триггера 13, второй вход — к входу R установки нулевого состояния триггера 13, четвертый — к информационному входу триггера 13, нулевой выход которого соединен с вторым выходом блока 8 управления.

Блок 9 вьделения реализуется на логических элементах микросхем типа

530ЛР11, 530ЛН1 и 530ТМ2 в соответствии с фиг.3. При этом буферный регистр

19 образован из D триггеров микросхем

530ТМ2 °

Делитель 10 выполнен на триггере микросхемы 530ТМ2, информационный

D-вход которого соединен с нулевым выходом, первый вход делителя 10 подключен к входу С синхронизации, а второй вход делителя 10 соединен с входом S установки единичного состояния укаэанного триггера.

Цифроаналоговый преобразователь

11 реализован в виде резпстивной матрицы, выполненной на резисторах С2-36

1383468 и управляемой логическими элементами открытым коллектором типа 530ЛА9.

Формирователь импульсов работает следующим образом.

В исходном состоянии на выходе триггера 3 сигнал имеет уровень логического нуля, который, поступая на вход генератора 2 тактовых импульсов, второй вход фазосдвигающего блока 4, второй вход делитепя 10, четвертый вход блока 9 выделения и второй вход

;блока 8 управления, удерживает ука, занные элементы схемы формирователя импульсов в исходном состоянии. При этом генератор 2 закрыт, импульсы на его выходе, выходе делителя 10 и ин вертора 5 отсутствуют, уровень выход ного напряжения генератора 2 и делителя 10 соответствует логической еци; нице, соответственно на выходе инвер. :тора 5 в исходном состоянии сигнал имеет уровень логического нуля. В счетчике 6 в исходном состоянии запи сано нулевое состояние во все разряды всех каналов. На выход запоминающего устройства 7 поступает информация, соответствующая исхоцному (нулевому) коду счетчика 6. В блоке 9 выделения открыты верхние поповины логических ( элементов 530ЛР11 — уровнем логической единицы с выхода делителя 10, выходной сигнал блока 9 выделения, пройдя через цифроаналоговый преобразователь 11, поступает на выходную шину 12. При поступлении,на входную .шину 1 импульса триггер 3 устанавливается в единичное состояние, при котором выходной сигнал триггера 3 .уровнем логической ециницы разрешает работу генератора 2 тактовых импульсов, фазосдвигающего блока 4, блока

8 управления и блока 9 выделения. Выходные импульсы делителя 10 (фиг.5a) периодом. Т поступают на входы фазосдвигаюшего блока 4, инвертора 5, блока 8 управления и блока 9 выделения. При этом на выходах триггеров

23 и 24 фазосдвигающего блока 4 формируются сдвинутые по фазе сигналы (фиг.5 5, 2, ) В) . Каждый из указанных выходных сигналов фазосдвигающего блока 4 (фиг.5,2,<),8) уровнем логического нуля (нижний уровень на диаграммах фиг.5) открывает соответствующий канал запоминающего устройства

7. Синхронизация каналов счетчика 6 происходит по перепацу от уровня логическогс нуля к уровню логической и

40 величину 2Т (фиг. 5), время разрешения

5

1I5

35 единицы соответствующих выходных сигналов фазосдвигающего блока 4 (фиг56, C, g, } . Во всех каналах счетчика 6 сигналом с выхода блока 8 управления (с нулевого выхода триггера 13) разрешен счет (суммирование) входных импульсов. По мере счета импульсов из— меняется выходной код в каждом из каналов счетчика 6, чем достигается смена адреса для соответствующего канала запоминающего устройства 7.

Поскольку каждая из двух групп входных сигналов блока 9 выделения открывается для прохождения на выход элементов 16-18 уровнем логической единицы сигналов с выхода делителя 10 и инвертора 15-1 (фиг,5а,5), íà выходы элементов 16-18 поочередно выдаются выходные коды соответствующих каналов запоминающего. устройства 7.

На фиг.5 штриховкой отмечены участки диаграмм, соответствующие выдаче информации из каналов запоминающего устройства 7. Укаэанные участки выбираются в конце интервала разрешения выборки соответствующего канала запоминающего устройства 7. Это связано с необходимостью получения достоверной информации на выходе соответствующего канала запоминающего устройства 7, т,е. считывание информации с выхода каждого из каналов запоминающего устройства 7 осуществляется после полного включения соответствующего канала (сигналами с уровнем логического нуля фиг.55,,, 8). При этом период считывания информации в каждом из каналов составляет выборки канала равно периоду Т делио теля 10, время подключения на выходы элементов 16-18 выходного кода одного из каналов запоминающего устройства 7 составляет 0,5 Т, С выходов элементов 16-18 информация записывается сигналом генератора 2 (фиг,5 к). в буферный регистр 19 (триггеры 2022). При этом период сигнала генератора 2 составляет 0,5Т. Выход буферного регистра 19 подключен к выходу блока выделения 9, т.е. на вход цифроаналогового преобразователя 11.

При этом каждый из кодов, подключенных на вход преобразователя 11 соответствует на выходе цифроаналогового преобразователя 11 одной ступени формируемого на выходной шине 12 сигнала. По мере прохождения последова7 1383468 тельных состояний счетчика 6 на выходе цифроаналогового преобразователя

11 формируется импульс в соответствии с кодами, хранимыми в запоминающем устройстве 7. При достижении состояния, соответствующего моменту окончания формирования на выход одного иэ разрядов запоминающего устройства 7 (в четвертом канале) выдается сигнал с уровнем логической единицы, которая синхронизирующим перепадом сигнала на выходе делителя 10 (фиг.5g) от уровня лбгического нуля к уровню логической единицы записывается в триг-15 гер 13 устройства 8 управления ° Триггер 13 освобождает триггер 14, удерживаемый ранее сигналом с уровнем логического нуля с единичного выхода триггера 13, и одновременно с нуле- 2п. вого выхода триггера 13 выдается сигнал с уровнем логического нуля, который, поступив на второй вход счетчика 6, разрешает запись нулевой информации в параллельном коде в ука- 25 занный счетчик. Ближайший к моменту записи логической единицы в триггер

13 синхронизирующий перепад на выходе инвертора 5 устанавливает триггер 14 в нулевое состояние через 0,5Т после О появления сигнала разрешения параллельной записи счетчика 6 на нулевом выходе триггера 13. При этом на информационный D-вход триггера 3 с выхода триггера 14 выдается сигнал с

35 уровнем логического нуля, который разрешает запись исходного (нулевого) состояния в триггер 3. На синхронизирующий вход триггера 3 подан сигнал с выхода фазосдвигающего блока 4 — . 40 из четвертого канала (фиг.5e) . Далее в течение времени 2Т происходит за" пись исходного (нулевого) состояния во все каналы счетчика 6 сигналами с соответствующих выходов фазосдви- 45 гающего блока 4 (фиг.5 Б,q,у,e). В конце указанного интервала 2Т происходит запись исходного (нулевого) состояния в триггер 3. Выходной сигнал триггера 3 приводит в исходное состояние генератор тактовых импульсов 2, фаэосдвигающий блок 4, блок 8 управления и блок 9 выделения.

Значение минимальной длительности выходного кода блока 9 выделения определяет быстродействие формирователя55 импульсов. При этом минимальная длительность равна (фиг.5),. ст.мин =0,5 Тмин ° где с „А1,„— минимальная цлительностJ.

„„„„— минимальный период си гнала на выходе делителя 10.

Значение Т „н определено задержкой в прохождении сигналов в цепях фазосдвигающего блока 4, запоминающего устройства 7 и блока 9. гЪ. Г

TìèH gc+ts p ca ° где ь — задержка сигнала в фазоgc сдвигающем блоке 4; время выборки разрешения в.р микросхем запоминающего устройства 7; задержка сигнала в блоке 9 выделения.

При этом ь =Г +Г

Р где ь „ — задержка от входа. блока 9 до информационных входов триггеров 20-22; время разрешения триггеров 20-22.

Формула изобретения

l. Формирователь импульсов, содержащий генератор тактовых импульсов, цифроаналоговый преобразователь и счетчик, соединенный по выходу с входом запоминающего устройства, о т— л и ч а ю шийся тем, что, с целью повьппения быстродействия, в него введены триггер, инвертор, фазосдвигающий блок, блок управления, делитель и блок выделения, выход которого соединен с входом цифроаналогового преобразователя, первый вход блока выделения объединен с первыми входами фазосдвигающего блока, блока управления, входом инвертора и подключен к выходу делителя, первый вход которого соединен с третьим входом блока выделения и выходом генератора тактовых импульсов, вход которого объединен с вторыми входами фазосдвигающего блока, блока управления, делителя, четвертым входом блока выделения и подключен к выходу триггера, первый вход которого соединен с входной шиной, а второй вход триггера подключен к первому выходу блока управления, второй выход которого соединен с вторым входом счетчика, первый вход которого соединен с входом разрешения запоминающего устройства, третьим входом триггера и выходом фазосдвигающего блока, третий

1383468

9 вход которого объединен с третьим входом блока управления и подключен к выходу инвертора, выход запоминающего устройства соединен с вторым входом блока вьщеления и четвертым входом блока управления, 1

2. Формирователь по п, 1, о т л и— ч а ю шийся тем,, что счетчик, и запоминающее устройство выполнены . многоканальными, причем первый вход ,:каждого канала счетчика объединен с входом разрешения соответствующего канала запоминающего устройства и подключен к соответствующему выходу фазосдвигающего блока, а выходы разрядов каждого канала счетчика соединены с соответствующими адресными входами соответствующих каналов запоминающего устройства, выходы каналов запоминающего устройства попарно объединены для каналов, первые входы которых подключены к выходам фазо сдвигающего устройства с противофазными сигналами, попарно объединенные выходы запомина>»щего устройства подключены к соответствующим группам входов блока выделения.

"&

Ъ«

s3I

«ч

1383468 хоР Фце.5

Составитель Г.Брынский

Редактор В.Бугренкова Техред М. оданич Корректор Л.Пилипенко

Заказ 1299/53 Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб ., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4