Устройство для определения частот обращения к программам

 

Изобретение относится к области вычислительной техники и может быть использовано при отладке программ, а также для определения частоты использования модулей операционной системы для решения задач оптимизации структуры. Устройство содержит регистр 1 кода операции, реверсивный счетчик 9 адреса, триггер 10, блок 13 буферной памяти, содержащий N запоминающих ячеек, элементы ИЛИ 7, 8, элемент И 11, элемент НЕ 12. Новое схемное решение позволяет повысить быстродействие устройства и достоверность регистрируемой информации. Этим достигается технико-экономический эффект, заключающийся в исключении возможности неверного решения задач оптимизации структуры, а также сокращении затрат машинного времени на обработку регистрируемой информации. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

I5g 4 G 06 F ll/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ;,„

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ л so

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4130903/24-24 (22) 08.10.86 (46) 07.04.88. Бюл. № 13 (72) В. А. Батраков, И. Н. Швыркин и

В. Л. Гайдуков (53) 681.3 (088.8) (56) Авторское свидетельство СССР № 980096, кл. G 06 F 11/26, 1982.

Авторское свидетельство СССР № 1357963, кл. G 06 F 11/28, 1985. (54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ

ЧАСТОТ ОБРАШЕНИЯ К ПРОГРАММАМ (57) Изобретение относится к области вычислительной техники и может быть использовано при отладке программ, а также для

„„5U„„1387001 А1 определения частоты использования модулей операционной системы для решения задач оптимизации структуры. Устройство содержит регистр 1 кода операции, реверсивный счетчик 9 адреса, триггер 10, блок 13 буферной памяти, содержащий N запоминающих ячеек, элементы ИЛИ 7, 8, элемент И 11, элемент HE 12. Новое схемное решение позволяет повысить быстродействие устройства и достоверность регистрируемой информации. Этим достигается технико-экономический эффект, заключающийся в исключении возможности неверного решения задач оптимизации структуры, а также сокращении затрат машинного времени на обработку регистрируемой информации. 1 ил.

1387001

Изобретение относится к вычислительной технике и может быть использовано для отладки программ, а также для определения частоты использования модулей операционной системы для решения задач оптимизации структуры операционной системы. . Целью изобретения является повышение быстродействия.

На чертеже приведена структурная схема устройства для определения частот обращения к программам.

Устройство содержит регистр 1 кода операции, блок 2 элементов И, первый 3, второй

4, третий 5 и четвертый 6 элементы задержки, первый 7 и второй 8 элементы ИЛИ, реверсивный счетчик 9 адреса, триггер 10, элемент И. 11, элемент НЕ 12 и блок 13 буферной памяти.

Блок 13 буферной памяти (БП) содержит дешифратор !4, блок 15 элементов ИЛИ, элемент И 16, элемент ИЛИ 17 и N запоминающих ячеек (где N-количество модулей

0С, имеющих уникальные имена) .

Запоминающая ячейка содержит регистр 18, счетчк !9 импульсов, схему 20 сравнения, первый 21 и второй 22 блоки элементов И, первый 23, второй 24 и третий 25 элементы И и первый 26, второй 27 и третий 28 элементы ИЛИ.

Устройство имеет информационный

29 и тактовый 30 входы, входы чтения 31, начальной установки 32, признака окончания считывания 33, выходы готовности 34 результата 35, требования считывания 36.

Информ ационный вход 29 соединен с первым входом блока 2 элементов И, выход которого соединен с входом регистра 1 кода операции, выход которого соединен с информационным входом блока 13 БП, тактовый вход 30 соединен с вторым входом блока

2 элементов И и через элемент 4 задержки с тактовым входом блока 13 БП, вход 31 чтения соединен с входом установки в единицу триггера 10 и через элемент 6 задержки с вторым входом элемента ИЛИ 8, выход которого соединен с вторым входом элемента И 11, выход которого соединен с вторым счетным входом реверсивного счетчика

9 адреса, выход обнуления которого через элемент 5 задержки соединен с вторым входом элемента ИЛИ 7, выход которого соединен с входом установки в нуль триггера 10, единичный выход которого является выходом 34 готовности и соединен с первым управляющим входом реверсивного счетчика 9 адреса и входом чтения блока

13 БП, инверсный выход триггера 10 соединен с вторым управляющим входом реверсивного счетчика 9 адреса и входом записи блока 13 БП, вход 32 начальной установки соединен с входом сброса блока 13 БП, входом начальной установки реверсивного счетчика 9 адреса и первым входом элемента ИЛИ 7, вход 33 признака окончания считывания соединен с первым входом эле5 !

О !

55 мента ИЛИ 8 и входом признака окончания считывания блока 13 БП, информационный выход которого является выходом 35 результата, выход защиты блока 13 БП является выходом 36 защиты и соединен через элемент НЕ 12 с первым входом элемента И 11, выход признака наличия информации блока 13 БП через элемент 3 задержки соединен с первым счетным входом реверсивного счетчика 9 адреса, информационный выход которого соединен с адресным входом блока 13 БП.

В блоке 13 БП адресный вход блока соединен с входом дешифратора 4, i-й выход дешифратора 14 (1=1, N) соединен с первыми входами блока 21 элементов И, элемента И 23 и элемента И 24 соответствующей i-й ячейки, выход несравнения схемы 20 сравнения i-й ячейки соединен с соответствующим i-м входом элемента И 16, выход которого является выходом признака наличия информации блока, выход блока 22 элементов И i-й ячейки соединен с соответствующим I-м входом блока 15 элеМентов

ИЛИ, выход которого является информационным выходом блока, выход защиты счетчика 19 импульсов i-й ячейки соединен с соответствующим i-м входом элемента ИЛИ

l7, выход которого является выходом защиты блока.

В каждой ячейке блока 13 БП первая группа информационных входов схемы 20 сравнения и второй вход блока 21 элементов И подключены к информационному входу блока, тактовый вход схемы 20 сравнения подключен к тактовому входу блока, третий вход блока 21 элементов И и второй вход элемента И 23 подключены к выходу признака наличия информации блока, четвертый вход блока 21 элементв И и второй вход элемента И 24 подключены соответственно к входам записи и чтения блока, вход начальной установки регистра 18 и первый вход блока 21 элементов И и второй вход сброса блока, первый вход элемента И 25 подключен к входу признака окончания считывания блока, выход блока 21 элементов

И соединен с входом регистра 18, выход которого соединен с второй группой информационных входов схемы 20 сравнения, вы-. ход сравнения которой соединен с первым входом элемента ИЛИ 26, выход элемента И

23 соединен с вторым входом элемента ИЛИ

26, выход которого соединен со счетным входом счетчика 19 импульсов, выход защиты которого соединен с вторым входом элемента ИЛИ 28 и вторым входом элемента

И 25, выход которого соединен с вторым входом элемента ИЛИ 27, выход которого соединен с входом начальной установки счетчика 19 импульсов, выход элемента И 24 соединен с первым входом элемента ИЛИ

28, выход которого соединен с вторым входом блока 22 элементов И, выходы разрядов регистра 18 и счетчика 19 импульсов сое1387001 ячеек БП не содержится кода, соответствующего коду имени вызываемого модуля ОС (а при первом обращении так и есть), все схемы 20 сравнения при поступлении

55 динены с первыми входами соответствующих элементов И блока 22.

Устройство работает следующим образом.

Первоначально на вход 32 устройства поступает сигнал сброса, который устанавливает в нулевое состояние регистры 18 и через соответствующие элементы ИЛИ 27 счетчики 19 импульсов блока 13 БП, сбрасывает реверсивный счетчик 9 адреса, а через элемент ИЛИ 17 — триггер 10.

На единичном выходе триггера 10 устанавливается низкий потенциал, который через выход 34 устройства выдается в ЭВМ, сигнализируя о готовности устройства к ра-, боте в режиме записи информации в буферную память. Высокий потенциал с инверсного выхода триггера 10 поступает на четвертые входы элементов И блока 21 всех ячеек БП, разрешая тем самым запись информации в БП. Этот же потенциал поступает на второй управляющий вход реверсивного счетчика 9 адреса, разрешая 20 ему работу в режиме суммирования импульсов, поступающих на его первый счетный вход. Код, установленный на группе выходов реверсивного счетчика 9 адреса (в начале работы нулевой код), поступает на дешифратор 14 БП. На соответствующем выходе дешифратора 14 (первом) устанавливается высокий потенциал, который поступает на первые входы элементов И блока 21 соответствующей ячейки (первой) БП, разрешая тем самым запись информации в данную 30 ячейку БП. Устройство к работе готово.

При обращении исследуемой программы к ОС ЭВМ вырабатывает сигнал, который поступает на вход 30 устройства. Одновременно по входу 29 устройства поступает соответствующий код модуля (уникальное имя), который через блок 2 элементов И принимается в регистр 1 кода операции.

Этот код с группы информационных выходов регистра кода операции поступает на второй вход блока 21 элементов И каждой ячейки БП. Сигнал, поступивший на 40 вход 30 устройства, проходит через элемент

4 задержки и поступает на тактовые входы схем 20 сравнения всех ячеек БП (на обоих выходах схем 20 сравнения при отсутствии управляющего сигнала присутствуют 45 низкие потенциалы). На первую группу информационных входов схемы 20 сравнения каждой ячейки БП поступает код, хранящийся в данный момент времени на регистре 1 кода операции. На вторую группу информационных входов схемы 20 сравнения каждой ячейки БП поступает код, хранящийся в данный момент времени на регистре

18 соответствующей ячейки БП. Возможны два случая.

В случае, если ни в одном регистре 18 управляющего сигнала вырабатывают сигнал на выходе несравнения. Тогда на выходе элемента И 16 БП формируется сигнал, который поступает на второй вход элемента И 23 и третий вход блока 21 элементов и всех ячеек БП. По этому сигналу содержимое регистра I кода операции через соответствующий блок 21 элементов И переписывается в регистр 18 ячейки БП, в которую дешифратором !4 разрешается запись.

Этот же сигнал, пройдя через соответствующие элемент И 23 и элемент ИЛИ 26, заносит в счетчик 19 данной ячейки БП единицу. Сигнал с выхода элемента И 16 БП поступает также на вход элемента 3 задержки.

Сигнал, формируемый на его выходе, увеличивает содержимое реверсивного счетчика

9 адреса на единицу. Тем самым определяется смежная ячейка блока 13 БП для записи информации при возникновении ситуации, аналогичной указанной.

В случае, если в регистре 18 одной из ячеек блока 13 БП к моменту прихода сигнала на вход 30 устройства хранится код модуля ОС, к которому обращается программа, то с приходом сигнала на тактовый вход схем 20 сравнения только соответствующая схема 20 сравнения вырабатывает на входе сравнения сигнал, который через соответствующий элемент ИЛИ 26 увеличивает содержимое соответствующего счетчика 19 на единицу

В процессе измерений может возникнуть ситуация, когда на одном из счетчиков

19 БП накапливается такой код, что очередное добавление импульса приводит к переполнению данного счетчика, а следовательно, и к искажению регистрируемой информации.

Поэтому при возникновении такой ситуации на выходе защиты соответствующего счетчика 19 БП появляется высокий потенциал, который через элемент ИЛИ 17 БП выдается на выход 36 устройства, сигнализируя ЭВМ о необходимости считывания информации из данной ячейки. Одновременно этот потенциал через соответствующий элемент ИЛИ 28 поступает на второй вход соответствующего блока 22 элементов И, разрешая тем самым считывание информации, хранящейся в данной ячейке БП (содержимого регистра 18 и счетчика 19).

Эта информация через блок 15 элементов

ИЛИ БП поступает на выход 35 устройства.

ЭВМ считывает данную информацию и переписывает ее в файл, размещенный на внешнем накопителе. При этом на вход 33 устройства поступает сигнал, сигнализирующей о том, что информация считана. Он поступает через элемент ИЛИ 8 на первый вход элемента И 11, но не проходит через него, так как он закрыт низким потенциалом, поступающим на второй вход элемента

И 11 с выхода элемента НЕ 12. Сигнал признака окончания считывания поступает также на первый вход элемента И 25 каж1387001

Формула изобретения дой ячейки ЬП, но проходит только через тот элемент И 25, который открыт высоким потенциалом, поступающим с выхода защиты сооветствующего счетчика 19.

Сигнал с выхода соответствующего элемента И 25 БП через соответствующий элемент ИЛИ 27 БП сбрасывает соответствующий счетчик 19 БП (код имени модуля ОС, хранящийся в регистре 16 данной ячейки, не сбрасывается, поэтому в данном счетчике 19 и дальше накапливается количество обращений к данному модулю ОС).

В момент окончания работы исследуемой программы (пакета программ) в блоке

13 БП хранится информация, содержащая коды уникальных имен модулей ОС и частоты обращений к ним.

Считывание содержимого блока 13 БП осуществляется следующим образом.

ЭВМ вырабатывает сигнал, который поступает на вход 31 устройства. Этот сигнал устанавливает триггер 10 в единичное состояние. На единичном выходе триггера 10 устанавливается высокий потенциал, который через выход 34 устройства выдается в

ЭВМ, сигнализируя о готовности устройства в режиме чтения. Высокий потенциал с единичного выхода триггера 10 поступает на вторые входы элементов И 24 всех ячеек БП, разрешая тем самым считывание информации из блока 13 БП. Этот же потенциал поступает на первый управляющий вход реверсивного счетчика 9 адреса, разрешая ему работу в режиме вычитания импульсов, поступающих на его второй счетный вход.

К этому моменту времени управляющий сигнал, поступивший на вход 31 устройства через элемент 6 задержки, элемент ИЛИ

8 и далее через элемент И 11, поступает на второй счетный вход реверсивного счетчика 9 адреса и уменьшает хранящийся на нем код на единицу, тем самым формируя код, соответствующий адресу ячейки БП, в которую последней записана информация (при окончании режима записи на реверсивном счетчике 9 адреса хранится код, соответствующий адресу ячейки БП, в которую при необходимости записывается информация) . Появляющийся высокий потенциал на соответствующем выходе дешифратора 14 БП, поступая на первый вход элемента И 24 соответствующей ячейки БП, проходит далее через соответствующий элемент ИЛИ 28 БП на второй вход второго блока 22 элементов И и разрешает тем самым считывание информации, хранящейся в данной ячейке (содержимого регистра 18 и счетчика 19) БП. Эта информация через блок 15 элементов ИЛИ поступает на выход 35 устройства. На вход 33 устройства из ЭВМ начинают поступать сигналы с частотой, обеспечивающей считывание информации из одной ячейки БП. Каждый такой сигнал через элемент ИЛИ 8 и элемент

И Il уменьшает содержимое реверсивного счетчика 9 адреса, тем самым разрешая считывание информации из смежной ячейки блока 13 БП.

При формировании на реверсивном счетчике 9 адреса нулевого кода на его выходе обнуления появляется сигнал, который поступает через элемент 5 задержки и элемент ИЛИ 7 на вход установки в нулевое состояние триггера 10 (триггер сбрасывается уже после того, как информация из первой ячейки БП, считана, но до поступления очередного сигнала на вход 33 устройства).

На единичном выходе триггера 10 появляется нулевой потенциал, который запрещает считывание информации. Одновременно он через выход 34 устройства поступает в ЭВМ, сигнализируя об окончании режима чтения.

Устройство для определения частот обращения к программам, содержащее регистр кода операции, блок элементов И, первый и второй элементы задержки, первый и второй элементы ИЛИ, счетчик адреса, триггер и блок буферной памяти, содержащий дешифратор, блок элементов

ИЛИ, элемент И и п запоминающих ячеек (где п — количество слов), каждая i-я запоминающая ячейка блока буферной памяти (где i — l,п) содержит схему сравнения, первый и второй блоки элементов И, первый элемент И, первый элемент ИЛИ, счетчик и регистр, причем вход начальной установки устройства соединен с первым входом первого элемента ИЛИ и с входами начальной установки регистра каждой запоминающей ячейки блока буферной памяти, выход первого элемента ИЛИ соединен с входом установки нуля триггера, вход чтения устройства соединен с единичным входом триггера, информационный и тактовый входы устройства соединены соответственно с первым и вторым входами блока элементов И, выходы которого соединены с информационным входом регистра кода операций, группа выходов регистра кода операций соединена с группой входов первого блока элементов И и первой группой информационных входов схемы сравнения каждой запоминающей ячейки блока буферной памяти, выход несравнения схемы сравнения i-й запоминающей ячейки блока буферной памяти соединен с i-м входом элемента И блока буферной памяти, выход элемента И блока буферной памяти соединен с входом первого элемента задержки, тактовый вход устройства через второй элемент задержки соединен с тактовыми входами схем сравнения всех запоминающих ячеек блока буферной памяти, инверсный выход триггера соединен с вторым входом первого блока элемента И всех запоминающих ячеек блока буферной памяти, прямой выход триггера

1387001

Составитель И. Сигналов

P едактор И. Шулла Техред И. Верес Корректор A. Тяско

Заказ 1223/48 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открьтий

1! 3035, Москва, Ж вЂ” 35, Рауьиская наб., д. 4, 5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная. 4 является выходом готовности устройства, информационный выход счетчика адреса соединен с входом дешифратора блока буферной памяти, выход второго блока элементов И i-й запоминающей ячейки блока буферной памяти соединен с i-м входом блока элементов ИЛИ блока буферной памяти, выход блока элементов ИЛИ блока буферной памяти, является информационным выходом устройства, выход элемента И блока буферной памяти соеди- 10 нен с третьим входом первого блока элементов И и вторым входом первого элемента И всех запоминающих ячеек блока буферной памяти, i-й выход дешифратора блока буферной памяти соединен с четвертым входом первого блока элементов И и 15 первым входом первого элемента И i-й запоминающей ячейки блока буферной памяти, группа выходов регистра i-й заломинающей ячейки соединена с второй группой входов схемы сравнения i-й запоминающей ячейки блока буферной памяти, выход равенства схемы сравнения i-й запоминающей ячейки соединен с первым входом первого элемента ИЛИ i-й запоминающей ячейки, выход первого элемента

ИЛИ i-й запоминающей ячейки соединен со 25 счетным входом счетчика i-й запоминающей

1 ячейки блока буферной памяти, выходы первого блока элементов И и первого элемента И i-й запоминающей ячейки соединены соответственно с информационным входом регистра и вторым входом первого элемента ИЛИ i-й запоминающей ячейки блока буферной памяти, информационные выходы регистра и счетчика каждой i-й запоминающей ячейки соединены с соответствующими входами второго блока элементов И i-й запоминающей ячейки буферного блока памяти, отличающееся тем, что, с целью повышения быстродействия, в устройство введены третий и четвертый элементы задержки, элемент И и элемент НЕ, в блок буферной памяти введен элемент, ИЛИ, а в каждую 40 запоминающую ячейку блока буферной памяти введены второй и третий элементы ИЛИ и второй и третий элементы И, причем вход начальной установки устройства соединен с входом начальной установки счетчика адреса, выход переполнения кото- 45 рого через третий элемент задержки соединен с вторым входом первого элемента

ИЛИ, выход элемента ИЛИ блока буферной памяти является выходом требования считывания устройства и через элемент НЕ соединен с первым входом элемента И, выход которого соединен с первым счетным входом счетчика адреса, вход признака окончания считывания устройства соединен с первым входом второго элемента ИЛИ и первым входом третьего элемента И всех запоминающих ячеек блока буферной памяти, выход первого элемента задержки соединен с вторым счетным входом счетчика адреса, прямой и инверсный выходы триггера соединены соответственно с входами прямого и обратного счета счетчика адреса, вход чтения устройства через четвертый элемент задержки соединен с вторым входом второго элемента ИЛИ, выход которого соединен с вторым входом элемента И, выход требования считывания счетчика i-й запоминающей ячейки блока буферной памяти соединен с i-м входом элемента ИЛИ блока буферной памяти, i-й выход дешифратора соединен с первым входом второго элемента И i-й запоминающей ячейки блока буферной памяти, прямой выход триггера соединен с вторым входом второго элемента

И всех запоминающих ячеек блока буферной памяти, вход начальной установки устройства соединен с первым входом второго элемента ИЛИ всех запоминающих ячеек блока буферной памяти, выход второго элемента И i-й запоминающей ячейки соединен с первым входом третьего элемента

ИЛИ i-й запоминающей ячейки блока буферной памяти, выход третьего элемента

ИЛИ i-й запоминающей ячейки соединен с вторым входом второго блока элементов И i-й запоминающей ячейки блока буферной памяти, выход требования считывания счетчика i-й запоминающей ячейки соединен с вторыми входами третьего элемента ИЛИ и третьего элемента И i-й запоминающей ячейки блока буферной памяти, выход третьего элемента И i-й запоминающей ячейки соединен с вторым входом второго элемента

ИЛИ i-й запоминающей ячейки блока буфер ной памяти, выход второго элемента ИЛИ

i-й запоминающей ячейки соединен с входом начальной установки счетчика i-й запоминающей ячейки блока буферной памяти.