Устройство для управления группой из @ объединенных по выходу тиристорных преобразователей

 

Изобретение предназначено для организации системы электроснабжения массовых потребителей, например цехов., участков, энергоемкого оборудования , на частотах, отличающихся от общепромьшленной частоты 50 Гц, и регулируемых частотах. Цель изобретения - уменьшение установленной мощности силового оборудования путем исключения звена компенсации реактивной мощности из каждого преобразователя и повышение энергетических показателей системы электроснабжения за счет оперативного изменения режимов работы тиристорных преобразователей при изменении нагрузки. Эффект достигается за счет того, что в группу из п параллельно работающих преобразователей частоты дополнительно введены датчик активной и датчик реактивной мощностей нагрузки, два аналогоцифровых преобразователя, два вычислительных блока, блок сканирования , логический блок, блок памяти режимов, блок постоянных коэффициентов , узел управления и тактовый генератор , соединенные таким образом, что в зависимости от величины и характера нагрузки обеспечивается оперативный перевод необходимого числа преобразователей в один изтрех режимов: инвертирования, компенсации или резерва . 6 з.п. ф-лы, 12 ил. с (Л со со 4;:а СО vj ot

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51)4 H 02 M 7 525

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4086724/24-07 (22) 14. 07. 86 (46) 07.05. 88. Бюл. Р 17 (71) Саратовский политехнический институт / (72) И.И. Кантер, Ю.М. Голембиовский, А.Ф. Резчиков, Н. П.Иитяшин, В.В.Борисов и Г.В. Суманеев (53) 621. 316. 727 (088. 8) (5á) Авторское свидетельство СССР

Ф 1069101, кл. Н 02 И 7/515, Н 02 J 3/00, 1984.

Авторское свидетельство СССР

Ф 896724, кл. Н 02 М 7/525, 1980. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ГРУППОЙ ИЗ r1 ОБЪЕДИНЕННЫХ ПО ВЫХОДУ ТИРИСТОРНЫХ ПРЕОБРАЗОВАТЕЛЕЙ (57) Изобретение предназначено для организации системы электроснабжения массовых потребителей, например цехов, участков, энергоемкого оборудования, на частотах, отличающихся от общепромышленной частоты 50 Гц, и регулируемых частотах. Цель изобретения — уменьшение установленной мощ„„SU„„1394376 А 1 ности силового оборудования путем исключения звена компенсации реактивной мощности из каждого преобразователя и повышение энергетических показателей системы электроснабжения за счет оперативного изменения режимов работы тиристорных преобразователей при изменении нагрузки. Эффект достигается за счет того, что в группу из и параллельно работающих преобразователей частоты дополнительно введены датчик активной и датчик реактивной мощностей нагрузки, два аналогоцифровых преобразователя, два вычислительных блока, блок сканирования, логический блок, блок памяти режимов, блок постоянных коэффициентов, узел управления и тактовый генератор, соединенные таким образом, что в зависимости от величины и характера нагрузки обеспечивается оперативный перевод необходимого числа преобразователей в один из трех режимов: инвертирования, компенсации или резерва. 6 з.п. ф-лы, 12 ил.

1394376

Изобретение относится к преобразовательной технике и предназначается для органиэации системы электроснабжения разнотипных массовых потребителей (например, цехов и заводов) на частотах, как правило, отличающихся от общепромышленной с применением тиристорных преобразователей.

Цель изобретения — уменьшение установленной мощности силового оборудования и повышение энергетических характеристик системы электроснабжения, состоящей из и преобразователей, подключенных к общей выходной сети.

На фиг.1 представлена функциональная схема устройства для управления совместно с группой тиристорных преобразователей на фиг.2 - схема группы тиристорных преобразователей частоты; на фиг.3 — первый и второй вычислительные блоки; на фиг.4 — блок сканирования и узел управления; на фиг.5 — логический блок; на фиг.6— блок памяти режимов; на фиг.7 — алгоритм работы устройства для управления; на фиг.8 — временная диаграмма узла управления; на фиг.9 †. временная диаграмма перевода преобразователя из резерва в режим инвертирования; на фиг. 10 — временная диаграмма перевода преобразователя из режи" . ма инвертирования в резерв; на фиг. 11временная диаграмма перевода преобразователя иэ режима компенсации в резерв; на фиг. 12 — временная диаграмма35 перевода преобразователя из резерва в режим компенсации.

Устройство содержит датчики 1 и 2 соответственно активной P и реактивной Q мощностей нагрузки, подключенные к выхбдной сети группы тиристор" ных преобразователей 3, аналого-цифровые преобразователи 4 и 5, входы которых соединены с выходами соответственно датчиков 1 и 2. Выход аналогоцифрового преобразователя 4 подключен к информационному входу вычислительного блока 6 и первому информационному входу вычислительного блока

7, второй информационный вход которого соединен с выходом аналого"цифрового преобразователя 5. Выход вычислительного блока 6 связан с первыми входами схем 8 и 9 сравнения, а выход вычислительного блока 7 подключен к первым входам схем 10 и 11 сравнения. Блок 12 постоянных коэффициентов выходом для постоянного коэффициента Р (номинальная мощность инвертора) подключен к входу ввода кода постоянного коэффициента вычислительного блока 6, а выходами для постоянных коэффициентов 3Q (номинальная мощность компенсатора) и

tgp (тангенс угла эапирания тирисн торов) — к соответствующим входам ввода кодов постоянных коэффициентов вычислительного блока 7. Вторые входы схем 8-11 сравнения служат для ввода кодов постоянных коэффициентов соответственно Р, (h P+P <), (8Q+Q>) и Q и подключейы к соответствующим выходам блока 12 (Р@ и Q + — запасы по суммарной номинальной мощности

1 включенных инверторов и компенсато- ров соответственно) .

Выходы схем сравнения 8-11 подключены соответственно к входам разрешения включения инверторов, разрешения выключения инверторов, разрешения выключения компенсаторов и разрешения включения компенсаторов логического блока 13. Логический блок 13 четырьмя и-разрядными шинами, служащими для передачи сигналов (а, а„), (Ь, — :

Ь„), (й „М „) и (g „-,g „) приказов на изменение режимов работы тиристорных преобразователей, подключен к входам записи блока 14 памяти режимов. Кроме того, шина, передающая сигналы а,- .а„ на включение инверторов через и-входовый элемент ИЛИ 15, соединена с входом учета включения инвертора вычислительного блока 6, шина, передающая сигналы g„- . g„íà отключение инверторов через п-входовый элемент

ИЛИ 16, соединена с входом учета отключения инвертора вычислительного блока 6, шина, передающая сигналы

Ь„-,Ь „ прйказов на включение компенсаторов через и-входовый элемент ИЛИ

17, подключена к входу учета включения компенсатора вычислительного блока 7, а шина, служащая для передачи сигналов приказов на отключение компенсаторов через и-входовый элемент ИЛИ 18, соединена с выходом учета отключения компенсатора вычислительного блока 7.

Блок 14 памяти режимов работы тиристорных преобразователей тремя иразрядными шинами, служащими для передачи сигналов (Р, †;Р„), (U„òU ), (К1-, К,} идентификации режимов работы тиристорных преобразователей, связан с осведомительными входами логичес! 394 16 кот о блока 13. Управляющие I5blx(1ды блока 14 для сигналов (В, †.В„) н (С, — :

С„) связаны соответственно с нхоцами управления включением-выключением инS верторов и включения-выключения компенсаторов группы 3 тиристорных преобразователей, Узел 19 управления выходом 20 для первого управляющего сигнала соединен с входами нПуск аналого-цифровых преобразователей 4 и 5, а выходом 2 1 для второго управляющего сигнала — с входами разрешения вычисления функций

Б, и S вычислительных блоков б и 7. 15

Выходы 22 и 23 узла управления служат для передачи третьего и четвертого управляющих сигналов и подключены соответственно к входам "Пуск" и "Сброс" блока 24 сканирования.

Тактовый генератор 25 соединен с входами синхронизации записи блока

14 памяти режимов и входом синхронизации узла 19 управления, входы 26 и

27 которого являются соответственно входами включения и сброса устройства для управления.

Выходы блока ?4 сканирования подключены к сканируемым входам логического блока 13. Выходы элементов И 1518 и последний выход блока 24 сканирования через элемент HlIH 28 соеди— иены с входом Стоп остановки сканирования блока 24 и входом разрешения выработки четвертого управляющего сигнала узла 19 управления.

Блок 14 памяти режимов имеет входы 29 для ручной установки режимов работы тиристорных преобразователей.

Входы 30 и 31 вычислительных блоков

6 и 7 служат для ввода кодов m 4Р„(Я-К, dQ) соответственно (m, K — начальное количество включенных инверторов и компенсаторов соответственно, Q — ре ак тив н ая мощн о с ть комм у тир уюt

45 цих конденсаторов) .

Группа тиристорных преобразователей 3 (фиг. 2) представляет собой и объединенных по выходу тиристорных .преобразователей 32, каждый из которых включает последовательно соеди50 ненные регулятор 33 постоянного напряжения с.блоком 34 фазоимпульсного управления, имеющим управляющий вход

35, LC-фильтр 36, тиристорный.мост

37 с блоком 38 формирования управляю- 55 щих импульсов, реактором 39 в цепи питания и батареей 40 коммутирующих конденсаторов на выходе, а также диод

41, ноднлюченный к выходу L(:-фильтра

36 в ненронодящем направлении по отношению к напряжению питания тиристорного моста 37, и фазосдвигающий узел 42, подключенный к входу блока

38 формирования управляющих импульсов и имеющий вход 43 управления сдвигом и вход 44 синхронизации. Входы синхронизации всех узлов 42 подключены к выходу задающего генератор а 45.

Вы числ и1 ель ный блок 6 вычисляет значение функции

Б, =шлР— P, где S — код на выходе блока 6, m — количество включенных в текущий момент инверторов, d P — номинальная мощность инвертора, P — текущая активная мощность нагрузки.

Для вычисления указанной функции вычислительный блок 6 содержит (фиг.3) комбинационный сумматор-вычитатель

46, комбинационный вычитатель 47, регистр 48, двухвходовый элемент ИЛИ

49 и двухступенчатый регистр 50. Выход регистра 50 соединен с первым информационным входом вычитателя 47 и первым информационным входом сумматора-вычитателя 46, второй информационный вход которого является входом ввода в вычислительный блок б кода постоянного коэффициента а Р из блока

i2 постоянных коэффициентов, а выход подключен к входу регистра 50, установочный вход 30 которого служит для ввода в вычислительный блок 6 кода исходного значения моцности m ëP включенных инверторов, а вход разрешения приема соединен с выходом элемента ИЛИ 49. Выход вычитателя 47 соединен с выходом регистра 48, выход которого является выходом вычислительного блока 6, информационный вход которого служит вторым информационным входом вычитателя 47. Вход разрешения приема регистра 48 и вход . разрешения вычитания вычитателя 47 объединены и образуют вход разрешения вычисления функции вычислительного блока 6. Вход разрешения суммирования сумматора-вычитателя 46 соединен с первым входом элемента ИЛИ

49 и служит входом учета включения инвертора (перевода тиристорного преобразователя в инверторный режим) 1394376 вычислительного блока б. Вход paspe- . шения вычитания сумматора-вычитателя

46 и второй вход элемента ИЛИ 49 .объединены и образуют вход учета выключения инвертора (перевода преоб5 разователя в резерв) вычислительного блока 6.

Вычислительный блок 7 вычисляет значения функции

S, = (Q+P t g Pn) (Ч;КлЯ), где S — код н а выходе вычислительного блока;

0 текущая реактивная мощность 15 нагрузки; „ — угол запирания тиристоров при номинальной загрузке преобразователя;

Q, — реактивная мощность коммутирующих конденсаторов

К вЂ” количество включенных в текущий момент компенсаторов; ьЯ вЂ” номинальная мощность компенсатора. 25

Для вычисления указанной функции блок 7 содержит (фиг.3) комбинационный сумматор-вычитатель 51, блок 52 умножения, комбинационный сумматор

53, комбинационный вычитатель 54, регистр 55, двухвходовый элемент ИЛИ

56 и двухступенчатый регистр 57.Первый информационный вход вычитателя

54 соединен с выходом регистра 57 и первым информационным входом сумматора-вычитателя 51, второй информационный вход которого предназначен для ввода кода постоянного коэффициента

Выход сумматора-вычитателя 51 подключен к входу регистра 57, установочный вход которого является входом 31 блока 7 для ввода кода исходного значения (Q K,CIQ) а вход разрешения приема соединен с выходом элемента ИЛИ 56. Второй информационный вход вычитателя 54 подключен к выходу сумматора 53, первый вход которого является вторым информационным входом вычислительного блока 7, а второй вход соединен с выходом блока

52 умножения, первый вход которого 50 является первым информационным входом вычислительного блока 7, а второй вход служит для ввода кода постоянного коэффициента tgpz. Вход разрешения суммирования сумматора-вычитателя 51 55 соединен с первым входом элемента ИЛИ

56 и является входом учета включения компенсатора вычислительного блока

Вход разрешения вычитания сумматоравычитателя 49 соединен с вторым входом элемента ИЛИ 56 и является входом учета выключения компенсатора вычислительного блока 7. Выход вычитателя

54 подключен к входу регистра 55, выход которого служит выходом вычислительного блока 7. Вход разрешения вычитания вычитателя 54 является входом разрешения вычисления функции вычислительного блока 7 и соединен с входом разрешения приема регистра 55.

Блок 24 сканирования (фиг.4) содержит распределитель 58 импульсов на Зп выходов для сигналов А -А

1 3< выход которого соединен с входом синхронизации распределителя 58, а первый вход подключен к тактовому генератору 59. Второй вход элемента И 61 соединен с выходом элемента НЕ 60, вход которого является входом "Стоп" останова сканирования, à R -вход распределителя 58 и третий вход элемента И 61 служат соответственно входами "Сброс" и "Пуск" блока 24,сканирования.

Узел 19 управления содержит (фиг. 4) двухступенчатые RS-триггеры 62 и 63 и двухвходовые элементы

И 64-69. Входы Ro триггеров 62 и 63 объединены и образуют вход 27 "Сброс" узла 19 управления. Прямой выход триггера 62 подключен к первым входам элементов И 64 и 65, а инверсный выход — к первым входам элементов И 66 и 67. Прямой выход триггера 63 соеди«ен с вторыми входами элементов И 65 и 66, а инверсный — с вторыми входами элементов И 64 и 67. Выход элемента И 66 подключен к S-входу триггера 62 и является выходом 20 узла 19 управления. Выход элемента И 65 соедине« с R-входом триггера 63 и является выходом 21 узла 19 управления.

Выход элемента И 64 соединен с первым входом элемента И 68 и является выходом 22 узла 19 управления. Выход элемента И 67 является выходом 23 узла 19 и подключен к первому входу элемента И 69, выход которого соединен с S-входом триггера 63. Вход К триггера 62 соединен с выходом элемента И 68, второй вход которого является входом разрешения выработки управляющего сигнала на выходе 23 узла 19. Второй вход элемента И 69 является входом 26 включения устройства для у«равления, а С-входы три1 ге1394376 ров 62 и 63 объединены и образуют вход синхронизации узла 19.

Логический блок 13 вычисляет значение логических функций:

5 и> =Р; и В „и А;, (i= 1-n);

Ь;= Р; и B„nА,. и В„, (i=1-n);

d =К; и О„п А„„, (i=1-n)

g.=U. h 0„hА,, (i=1-n), где а. — аигнал приказа на включение

i-ro инвертора;

b t — сигнал приказа на включение

i-го компенсатора; сигнал приказа на выключение

i-го компенсатора;

g, — сигнал приказа на выключение .1

i-го инвертора;

20 P; К,U;.-- сигналы идентификации состо-. яния тиристорных преобразователей: при У = 1 i-й преобразова1 тель находится в резерве при К,.=l i-й преобразователь — в режиме компенсации, при U;=1 i-й преобразователь находится в режиме инвертирования;

А — сигналы на первых и выходах

1 блока сканирования 24, А „,. — сигналы на вторых и выходах

0 1 блока 24, А „, — сигналы на третьих и выходах. блока 24. 35

Логический блок 13 содержит (фиг.5) группу элементов ЗИ 70,1-70,п, группу элементов ЗИ 71.1-71.п, группу элементов ЗИ ?2.1-72.п, группу элементов

4И 73.1-73.п и элемент НЕ 74. Первые входы элементов ЗИ 70. 1-70.п и элементов 4И 73.1-73.п подключены соответственно к первым и выходам блока 24 . сканирования, вторые и выходов которого соединены соответственно с пер- 45 выми входами элементов ЗИ 71.1-71.п а третьи и выходов — с первыми входами элементов ЗИ 72. 1-72.п, Вторые входы элементов ЗИ 70.1-70.п и элементов 4И 73.1-73.п связаны соответ- 50 й) ственно с выходами для сигналов ),— P1, áëîêà 14 памяти режимов, выходы которого для сигналов (К,-К ) и (U —. U ) подключены соответственно к втои рым входам элементов ЗИ 71.1-71.п 55 и 72. 1-72. и, Тре тьи входы элементов

ЗИ 70. 1-70. п 71. 1-.71.n 72. 1-72. п и элементов 4И 73.1-73.п являются соответственно входами разрешения включения инверторов, выключения компенсаторов, выключения инверторов и включения компенсаторов блока 13 и подключены соответственно к выходам схем 8-11 сравнения, при этом третьи входы элементов ЗИ 70. 1-70.п через элемент НЕ 74 соединены с четвертыми входами элементов 4И 73. 1-73.п. Выходы элементов ЗИ 70.1-70.п, 71.171.п 72.1-72.п и элементов 4И 73.173.п являются выходами логического блока 13 соответственно для сигналов а1 u„ d,-:d„, g,òg и Ъ„ b „на включение инверторов, выключение компенсаторов, выключение инверторов и включение компенсаторов.

Блок 14 памяти режимов (фиг.б) содержит два регистра 75.1-75.п и 76.176.п на синхронизируемых двухступенчатых RS-триггерах и и двухвходовых элементов И 77.1-77.п. S- u R-входы триггеров 75. 1-75.п и 76. 1-76.п образуют входы записи блока 14, при этом

S-входы триггеров 75.1-75.п и 76.1

76.п подключены к выходам логического блока 13 соответственно для сигналов (n,- .а„) и (d, â€, d„), à R-входы триггеров 75.t-75.п и 76.1-76.п соединены с выходами логического блока 13 соответственно для сигналов (g,+g„) и (b, †. Ь„). Прямые выходы триггеров 75.1-75.п являются выходами блока 14 для сигналов В, -В „ управления включением-выключением инверторов и одновременно служат выходами блока

14, на которых образуются сигналы

U„-И „ идентификации тиристорных преобразователей, работающих в режиме инвертирования. Инверсные выходы триггеров 76.1-76.п образуют выходы блока 14, служащие для выдачи сигналов С,-С „ включения-выключения компенсаторов и одновременно являются выходами блока 14 памяти режимов для сигналов К,-К „ идентификации преобразователей, работающих в режиме ком" пенсации. Инверсные выходы триггеров

75.1-75.п и прямые выходы триггеров

76.1-76.п подключены к входам соответствующих двухвходовых элементов И

77.(-77.п выходы которых служат для выдачи сигналов Р :P идентификации преобразователей, находящихся в резерве. Установленные входы S,,R „ триггеров 75.1-75.п и 76.t-76.п образуют входы 29 блока 14 и служат для ручной установки режима работы

1394376

5 ра 25; сигнал на прямом выходе триггера 63; сигнал на прямом выходе триггера 62, сигнал на выходе 20 узла

19 управления, сигнал на выходе 21 узла

19 управления;

15 сигнал на выходе 22 узла

19 управления; сигнал на выходе 23 узла 19 управления сигнал на выходе элемента 20 .

ИЛИ 28; сигнал на выходе генератора 59; процесс изменения кодов на выходах аналого-цифровых 25. преобразователей 4 и 5; процесс изменения кода на выходе блока умножения 52, процесс изменения кода на выходе сумматора 53; 30 процесс изменения кода на выходе вычислительного блока 6; процесс изменения кода на выходе вычислительного блока 7;

35 сигнал на первом выходе распределителя 58; сигнал на х-ом выходе распределителя 58 (х=1+и); сигнал на выходе (n+i) рас40 пределителя 58 (i=1 n); сигнал на выходе (2n+i) распределителя 58 (i1 n)y сигнал разрешения включения инверторов (разрешения перевода преобразователя из резерва в режим инвертирования) на выходе схемы 8 сравнения; (U2î

U2z

"2З

149

4 Б

1152

А, А.

Aн+

A 2n+1

В„

0„

0k сигнал разрешения выключе" ния инверторов (разрешения перевода преобразователя из режима инвертирования в резерв) на выходе схемы 9 сравнения, 5S сигнал разрешения выключения компенсаторов (разрешения перевода преобразователя из тиристорных преобразователей 32. 132. п.

На временных диаграммах приняты следующие обозначения:

029 — сигнал на входе генерато10

lc

Ь (ра);

d — сигнал на выходе элемента

71.i .(сигнал приказа на выключение -го компенсатора);

g. — сигнал на выходе 72.i (сигнал приказа на выключение -го инвертора), U — сигнал на выходе элемента ю

И 15 (сигнал разрешения сумU.

К

1 а.

11

11

ts

U4

U50 режима компенсации в резерв)

J на выходе схемы 10 сравнения; сигнал разрешения включения компенсаторов (разрешения.перевода преобразователя из резерва в режим компенсации) на выходе схемы

11 сравнения; сигнал на выходе элемента

77.i (сигнал идентификации преобразователя, находящегося в резерве); сигнал на прямом выходе триггера 75.i (сигнал идентификации преобразователя, работающего в режиме инвертирования), сигнал на инверсном выходе триггера 76.i (сигнал идентификации преобразователя, работающего в режиме компенсации) сигнал на выходе элемента

70.i (сигнал приказа на включение i-го инвертора); сигнал на выходе элемента

73.i (сигнал приказа на включение 2.-го компенсатомирования сумматором-вычитателем 46) . сигнал на выходе элемента И

16 (сигнал разрешения вычитания сумматором-вычитателем 46); сигнал на выходе элемента И

17 (сигнал разрешения суммирования сумматором-вычитателем 51); сигнал на выходе элемента И

18 (сигнал разрешения вычитания сумматора-вычитателем 51); процесс изменения кода на выходе сумматора-вычитателя 46; процесс записи кода в регистр 50

1394376

П, — процесс изменения кода на выходе сумматора-вычитателя 51;

U — процесс записи кода в регистр 57,  — сигнал на прямом выходе

i триггера 75 ° i (сигнал включения-выключения i-ro инвертора)

С вЂ” сигнал на инверсном выходе

1 триггера 76.i (сигнал включения-выключения i-ro компенсатора); (РП), — процесс перевода преобразователя 32.i из резерва в режим инвертирования; (УР); — процесс перевода преобразователя 32.i из режима инвертирования в резерв; 20 (КР); — процесс перевода преобразователя 32.i из режима компенсации в резерв; (РК); — процесс перевода преобразователя 32. из резерва в 25 режим компенсации.

Работа тиристорного энергетического комплекса происходит следующим образом.

Известно, что КПД вентильного преобразователя (как впрочем и любого электротехнического оборудования) падает с уменьшением нагрузки. При использовании группы тиристорных преобразователей, подключенных к общей выходной сети и обладающих свойством .изменять свой режим работы из инверторного в компенсационный и обратно, появляется принципиальная возможность обеспечить высокий КПД системы электроснабжения при минимальных затратах силового оборудования. Для этого необходимо все время подцерживать соотношения

10 (4) Q,=e++P К р, где Я

Q—

P—

45 В инверторе с компенсатором выра.жение (4) записывается в виде (1) (2) тдР >i Р+Р ииР min

Qc = 0 + РЮРИК+ (5) где ߄— реактивная мощность, вноси50 мая компенсатором для стабилизации угла запирания;

Д„ — номинальный угол запирания, соответствующий номинальной мощности преобразователя.

Величина реактивной мощности, вносимой компенсатором, определяется на основании (5) как (6) где m — количество преобразователей, работающих в генераторном (инверторном) режиме;

4Р— номинальная мощность одного преобразователя, работающего

2 в режиме инве ртирования;

P — - текущая активная мощность нагрузки;

P — мощность запаса для обеспеd чен ия надежно с ти.

Выражения (1) и (2) означают, что суммарная мощность преобразователей. переведенных в режим инвертирования, т.е. генерации активной мощности, должна быть минимальной и в то же время достаточной для питания потребителей и создания некоторого запаса

Р для обеспечения надежности. Следовательно, на параллельную работу должно быть включено ровно столько инверторов, сколько их действительно необходимо для питания нагрузки в данный момент. lilar дискретности регулирования по активной мощности равен лР при одинаковой величине мощности преобразователей. В этом случае отклонение мощности нагрузки от суммарной мощности включенных инверторов должно находиться в пределах

ЛР+Р i (maP P) P p (3)

При (тдР-Р) - Р необходимо в режим инвертирования перевести из резерва или режима компенсации дополнительный преобразователь. Если (т4Р-P) > bP+P<, то это означает, что один из инверторов должен быть отключен.

Изменение величины и характера нагрузки приводит также к изменению потребности потребителей в реактивной мощности. При этом реактивная мощность коммутирующих конденсаторов расходуется на покрытие реактивной мощности нагрузки и создание угла запирания Д.

Баланс реактивных мощностей в инверторе тока определяется известным выражением реактивная мощность коммутирующих конденсаторов; реактивная мощность нагрузки; активная мощность нагрузки; угол запирания.

Q,=e — e — Р аа..

Q „„Q;(Q+ tg rн ) .

Компенсаторы выпрямительно-индуктивного типа, используемые в данном объекте, обеспечивают автоматическую стабилизацию угла запирания на заданном уровне (р„). Поэтому важно, что- 15 бы при изменении нагрузки отдаваемая включенными компенсаторами мощность не превысила их номинального значения. Поскольку в данном объекте изменение суммарной номинальной мощности включенных компенсаторов Кд Q осуществляется дискретно с шагом дЯ необходимо поддерживать ее значение на уровне (8) 25

K 4Ч>Qc (Q+P tg н) (9) К д(= min,, Выражения (8) и (9) означают, что суммарная номинальная мощность пре- 30 образователей, переведенных в режим компенсации, должна быть минимальной, но в то же время достаточной для покрытия избыточной реактивной мощности коммутирующих конденсаторов, т.е. мощности нескомпенсированной нагруз I кой. Следов ательно, на параллельную работу должно быть включено ровно столько компенсаторов, сколько их действительно необходимо для компенсации избыточной реактивной мощности коммутирующих конденсаторов.

Выражения (8) и (9) задают диапазон, в котором должна поддерживаться

c 8pHGH номинальная мощность ком- 45 пенсаторов с учетом шага дискретности Щ (10) K4Q Ч;(О Р К „) а,;

К Щ (Q,-(Q+Ð tg 6„)+Ч g+aQ, (11) 50 где Q — некоторый запас мощности

Ф включенных компенсаторов для обеспечения надежности.

На основании (10) и (11) получим

55 (K>Q-Q )+(Q+> tg p H) 0,»; (12) (KaQ-Q „.)+(Q+P tg p.„) (dQ+Q g (13) 13 139437

Естественно, что компенсатор должен быть рассчитан так, чтобы его номинальная мощность Я„„ была достаточна для покрытия максимально возможной нескомпенсированной нагрузкой

5 реактивной мощности коммутирующих конденсаторов

6 l4

Из выражений (12) и (13) видно, что превышение суммарной номинальной мощности К 3Q включенных компенсаторов над нескомпенсированным нагрузкой значением (Я -Я-Р tg р„ ) мощности коммутирующих конденсаторов должно находиться в пределах ч, —:(я.о )

Из выражений (12) и (13) следует

0Q+Q >(Q+P tgp„)-(Q,-Кд0) 0 . (14) . При (Q+P t g н ) - (Q, +KaQ) T d Q+Q g необходимо отключить один из компенсаторов, а при (Я+Р tgn„)-(Q -КдЯ) 4 Qg следует перевести в режим компенсации один иэ преобразователей, находящихся в резерве или в режиме инвертирования.

Режим работы i-го преобразователя определяется состоянием пары одноименных триггеров регистров 75 и

76. Режиму инвертирования соответствует состояние 1 чь. д П ь. оба триггера находятся в единичном состоянии. При этом на управляющий вход блока фазоимпульсного управления 34.i подан сигнал логической единицы В; =1, а на управляющий вход фазосдвигающего узла 42.i — сигнал логического нуля С.=О, которые вызывают отпирание регулятора 33.i и устанавливают фазовый сдвиг управляющих импульсов моста 37. i соответствующий инверторному режиму. Режиму компенсации отвечает состояние U < Л

АЦ,ь,;= 1, т.е. оба триггера находятся в нулевом состоянии, при этом на управляющий вход 35.i блока 34.i фазоимпульсного управления подается сигнал логического нуля В.=О, а на управляющий вход фазосдвигающего узла

42.i — сигнал логической единицы С,.=

=1, что приводит к запиранию регулятора 33.i и сдвигу импульсов управления тиристорным мостом 37. в сторону опережения (по сравнению с инверторным режимом) на угол E,=Þ- f5„, где 4 — коэффициент, зависящий от схемы компенсатора и равный 1/2 для трехфазной мостовой схемы. Режиму резерва соответствует состояние О;AU„. =

=1, т.е. триггер 75.i находится в нулевом состоянии, а триггер 76,i — в единичном. При этом на управляющем входе 35,i блока 34.i присутствует сигнал В, =О, а на управляющем входе

43 i фазосдвигающего узла 42.i — сиг1394376 е нал С;=О, что вызывает запирание регулятора 33.i и установление фазового сдвига импульсов управления мостом

37. i соответствующего инверторному режиму.

Таким образом, режим инвертирования характеризуется тем, что регулятор 33. i постоянного напряжения открыт и на тиристоры моста 37,i подаются им-10 пульсы, вызывающие преобразование постоянного напряжения в переменное частотой f . Для перевода преобразователя в режим резерва производится запирание регулятора 33.i что приводит к прекращению передачи активной мощности в нагрузку преобразователя 32.i °

Импульсы управления на тиристоры моста 37.i при этом продолжают поступать.

Перевод преобразователя в режим компенсации осуществляется из режима резерва путем сдвига импульсов управления тиристорным мостом 37,i на угол в сторону опережения по отношению к импульсам управления, подаваемым на тиристорные мосты, работающие в режиме инвертирования или находящиеся в резерве.

Перевод преобразователя 32.i из режима компенсации в режим инвертирования производится также через промежуточный режим резерва путем сдвига импульсов управления мостом 37.i в обратную сторону до совмещения по фазе с импульсами управления инверторами и последующего отпирания регулято- 35 ра 33.i.

Управление группой тиристорных преобразователей осуществляется согласно алгоритму, представленному на фиг.7. Процедура ввода преобразо40 вателей в работу. состоит в следующем.

После включения питания устройства для управления по входам 29 блока .14 памяти режимов необходимо устано45 вить такие состояния триггеров 75.175.I1 и 76.1-76.п, которые автоматически обеспечат требуемый режим работы каждого преобразователя. При этом количество преобразователей, предназначенных для работы в инверторном режиме, количество преобразователей, которым назначается компенсаторный режим, и количество резервных преобразователей определяется ожидаемой величиной и характером на- 55 грузки. В частном случае при включении тиристорного комплекса на холостой ход одному из преобразователей следует назначить инверторный режим, а остальным установить режим компенсации. В дальнейшем система управ" ления автоматически переведет преобразователи в режим, определяемьм нагрузкой. Одновременно по входу 30 в регистр 50 вычислительного блока 6 заносится код исходного значения суммарной мощности m,äÐ преобразователей, предназначенных для работы в инBIRpTopHoM режиме, а по входу 31 в регистр 57 вычислительного блока 7 вводится исходное значение мощности (Я "

-К л(, где Ко — количество компенсаторов, намеченных к включению в режим компенсации.

Завершается подготовка к работе тиристорного комплекса подачей сигнала "Сброс" на вход 27 устройства управления, приводящего узел 19 в исходное состояние. После этого на входы регуляторов 33.1-33.i подается напряжение первичной сети частоты f> приводящее к появлению напряжения выходной сети частоты f . Автоматическое управление тиристорным комплексом инициируется (фиг.8) подачей потенциального сигнала "Вкл." на вход 26 устройства для управления.

В результате чего RS-триггер 63 переключается в единичное состояние с приходом очередного тактирующего импульса на С-вход от тактового генератора 25 и на выходе 20 узла 19 управления вырабатывается управляющий сигнал Б,, который поступает на управляющие входы аналого-цифровых преобразователей 4 и 5 и запускает их (фиг.9-12). Через время 7, преобразования код текущего значения активной мощности P нагрузки подается на второй информационный вход вычитателя 47 и первый вход блока 52 умножения, на выходе которого через время появляется значение произведения

Р сд р„. Одновременно код текущего значения реактивной мощности Q нагрузки с выхода аналого-цифрового преобразователя 5 подается на первый вход сумматора 53, на выходе которого образуется код (Q+P tgp<).

Регистр 50 хранит код текущего значения суммарной мощности включенных инверторов таР, а регистр 57 — код текущего значения разности (Q -DQ).

С приходом второго тактирующего сигнала на С-входы триггеров 62 и 63 триггер 62 перейдет в единичное сос17 13943

1 тояняе и выработает сигнал на выходе

21, который поступит на входы разрешения вычитания вычитателей 47 и 54 и входы разрешения приема регистров

48 и 55 соответственно. В результате на выходе регистра 48 устанавливается код функции (15)

S тдР-P а на выходе регистра 55 — код функции

Sz=(0+P g н)-(Ч,-K 9) (16) Коды значений S è S поступают на первые входы схем 8-11 сравнения, на выходах которых по результатам сравнения с постоянным коэффициентом вырабатываются сигналы логической единицы соответственно

20 (17) (18) (19) (20) при S,< Р„. при S ) BP+P+, при Я ) Л(+Я,;

Bè

0„=1, 0„1, В„=1, 25 при Б (g„.

С приходом третьего тактирующего сигнала (фиг. 4 и 7) на С-входы триггеров 62 и 63 триггер 62 переключается в нулевое состояние и на выходе

22 узла 19 сформируется единичный сигнал, который поступает на входэлемента И 61 и разрешает подачу тактирующих сигналов на С-вход распределителя 58 от тактового генератора 59.

Дальнейшая выработка управляющих сигналов узлом 19 приостанавливается (фиг.8-12), так как на втором входе элемента И 68 присутствует сигнал логического нуля, блокирующий переключение триггера 62. С началом поступления тактирующих сигналов на

С-вход распределителя 58 он начинает вырабатывать импульсы А,-А „ последовательно на своих Зп выходах.

Тем самым вначале просматриваются осведомительные входы логического блока 13, на которые поступают сигналы Р„-Р„, идентифицирующие наличие ,и номера преобразователей частоты, 50 находящихся в резерве. Если при этом сигнал В„=1, то при обнаружении осведомительного входа, на котором присутствует уровень логической единицы

Р =1, на выходе элемента И 70.i.вы1 рабатывается сигнал а,=1, который поступает на S-вход триггера 75.i u переводит его в единичное состояние

l8 (фиг. 6, 9) . Сигнал В; =1 с прямого выхода триггера 75.i поступает на управляющий вход 35.i блока 34.i фазоимпульсного управления и открывает регулятор 33. i постоянного напряжения.

В результате преобразователь 32, i переводится из резерва в режим инвертирования (фиг. 8) .

Одновременно сигнал с выхода элемента И 70. i поступает через элемент

ИЛИ 15 на вход разрешения суммирования сумматора-вычитателя 46, на вход элемента ИЛИ 49 вычислительного блока 6, а также на вход элемента ИЛИ

28. В результате (фиг. 3, 9) сумматором-вычитателем 46 вырабатывается новое, увеличенное на дР, значение мощности включенных инверторов mdP=

=тАР+ЛР и заносится в регистр 50, Сигнал логической единицы с выхода элемента ИЛИ 28 инвертируется инвертором 60 и блокирует поступление тактирующих сигналов на С-вход распределителя. Тем самым останавливается сканирование, т.е. прекращается дальнейший просмотр режимов преобразователей. Одновременно сигнал логической единицы с выхода элемента ИЛИ 28 поступает на вход элемента И 68, разрешая сброс в нулевое состояние триггера 62. С приходом очередного тактирующего сигнала на

С-вход триггера 62 он переключается в нулевое состояние, в результате чего на выходе 23 узла 19 формируется единичный сигнал, который поступает на R -вход распределителя 58 и сбрасывает его в исходное состояние.

Начинается новый цикл управления тиристорным комппексом, который протекает аналогично описанному. Если при этом выясняется, что сигнал Oд =

=1, то в процессе сканирования будет выявлен осведомительный вход, содержащий сигнал U.=1, идентифицирующий преобразователь, находящийся в режиме инвертирования. В результате на выходе элемента 72.i появится сигнал g; 1, который поступит íà Rвход триггера 75.i и переведет его в нулевое состояние (фиг. 6, 10). Сигнал В -=0 с прямого выхода триггера

75.i поступит на управляющий вход

35, i блока фазоимпульсного управления 34.i и закроет регулятор постоянного напряжения 33. i, В результате преобразователь 32. i перейдет из режима инвертирования в резерв (фнг. 10) .

19

1394376

Одновременно сигналом с выхода элемента ИЛИ 16 будет инициирована операция вычитания пиР=шдР-аР в сумматоре-вы-. читателе 46. В результате в регистре

50 зафиксировано новое значение сум5 марной мощности работающих инверторов, а сигналом с выхода элемента ИЛИ

28 приводится в исходное состояние узел 19 управления и блок 24 сканиро-10 вания описанным способом.

Если по результатам измерения текущей активной Р и реактивной Q мощностей нагрузки обнаруживается выполнение неравенства

{О+Р tgp,)-(а.-KQ) а+о,, то вырабатыв ае тся сигнал 0> =1 на выходе схемы 10 сравнения, который поступает на входы элементов 71.1-71.п логического блока 13. В этом случае при опросе блоком 24 сканирования осведомительных входов логического блока 13, на которые поступают сигналы

К1-. К„, вырабатывается единичный сигнал d;=1 на выходе элемента И 71.i который поступает на S-вход триггера

76.i и переводит его в единичное состояние (фиг. 5, 11). Сигнал С;=0 с инверсного выхода триггера 7б.i поступает на управляющий вход 43.i фазосдвигающего узла 42.i и перемещает импульсы управления мостом 37. i в сторону отставания на угол Е,, т.е. выводит преобразователь 32.i из режима компенсации в резерв. В то же время воз-35 никший на выходе элемента ИЛИ 18 сигнал производит корректировку хранящегося в регистре 57 вычислительного блока 7 значения (Q -КЩ), уменьшив его íà hQ описанным способом. Одно40 временно сигналом с выхода элемента

ИЛИ 28 прекращается дальнейшее сканирование входов логического блока

13, а затем узел 19 и блок 24 возвращаются в исходное состояние.

Аналогичным образом обрабатывается ситуация S<

=1 присутствуют только на входах элементов И 73.1-73.п. Поэтому при сканировании выявляется преобразователь, находящийся в резерве (Р,=1), и на выходе элемента 73.i образует- 55 ся сигнал Ь,=1, который поступает на

R-вход триггера 76.i и переводит его в нулевое состояние. Зто в свою очередь приводит к тому, что на управляющем входе 43.i фазосдвигающего уз- . ла 42.i появляется сигнал С;=1, вызывает сдвиг управляющих импульсов мос-та 37.i в сторону опережения на угол

В результате преобразователь частоты 32.i переводится из резерва в режим компенсации. Указанный перевод осуществляется только в том случае, если сигнал В„=О, т.е. суммарная номинальная мощйость включенных компенсаторов удовлетворяет соотношению шдР-Р) Р . В противном случае инвертором 74 блокируется перевод тиристорных преобразователей из резерва в режим компенсации и обеспечивается сначала ликвидация дефицита суммарной номинальной мощности инверторов путем перевода одного из преобразователей, выявленного в процессе сканирования, из резерва в режим инвертирования описанным. образом, и только в следующем цикле работы узла 19 управления осуществляется перевод i-ro преобразователя из резерва в режим компенсации.

При изменении нагрузки может возникнуть ситуация, когда выполняются одновременно оба неравенства (17) и (19) $ Р „$ ) дЯ+Я. .

Зто приводит к появлению одновременно двух сигналов В„=1 и 0 „=1. В этом случае, если в резерве находится хотя бы один преобразователь, то он переводится в режим инвертирования, так как в первую очередь сканируются элементы И 70.1-70.п, на которые поступают сигналы Р -Р,идентифицирующие резервные преобразователи. Таким образом, сначала устраняется первое неравенство и только в следующем цикле работы узла 19 будет ликвидировано второе неравенство. Если же в резерве нет ни одного преобразователя, то возникает необходимость перевода в режим инвертирования одного из комл. Такой перевод осуществляется за два цикла работы узла 19 управления. В первом цикле после опроса элементов И 70.170.п начинается сканирование элементов И 71.1-71.п. В результате выявляется тиристорный преобразователь, работающий в режиме компенсации (если их несколько, то преобразователь с меньшим номером), который перево21

13943

1 . l — Т )

Е 6 25 2 и >

26 (21) 25 (22) 1

Т >g + л «л

15 a 3y 2 5 л бп л n л где д = шах (ри, сир т ср т kkp )» р„— время перевода преобразователя из резерва в режим инвертирования с „р — вРемЯ пеРевода пРеабРазова- теля из режима инвертирования в резерв; „„ - время перевода преобразователя из резерва в режим компенсации; время перевода преабразоваkp теля из режима компенсации в резерв;

40 суммарное время переключения триггеров 62 и 63 за— держки на логических элементах узла 19 управления и аналого-цифрового преабразо45 ванияу, г — время умножения в блоке 52;

7 — время суммирования в сумматоре 53.

Величина Т определяется наибольшим из значений, полученных па выражениям (21) и (22). На практике

1/2 7 )n +л„+ /г

Тактовая частота генератора 59 определяется лишь частотными свойствами элементной базы. Период генерации 55 не должен быть меньше суммарного времени переключения распределителя и задержки ". на элементах логичесдится в резерв описанным способом.

Во втором цикле работы узла 19 при сканировании элементов И 70.1-70.п снова выявляется этот преобразова5 тель и переводится в режим инвертирования.

Таким образом, в .этом случае ликвидируется сначала второе неравенство, а затем первое. 10

Описанная логика работы устройства для управления предполагает, что тиристорный комплекс правильно рассчи-, тан, т.е. суммарная мощность его преобразователей достаточна для удовлет-.15 варения нагрузки в активной и реактивной мощности во всем диапазоне ее изменения.

Из временных диаграмм фиг.8-12, видно, что тактовая частота генера- 20 тора 25 определяется соотношениями

76 22 кого блока 13 и элементах И 61, ИЛИ

28, а также 15-1 7 или 18

I л 9 рсп+ "л 9 (23) Формула изобретения

1. Устройство для управления группой из и объединенных па выходу тиристорных преобразователей, каждый

Выходная частота тиристорнаго комплекса не зависит от частот генераторов 25 и 59, а определяется частотой генератора 45, На практике

5Д Ф5 75 °

Положительный эффект от испальзо" вания предложенного устройства состоит в том, что она обеспечивает существенное уменьшение суммарной установленной мощности оборудования системы компенсации реактивной мощности за счет оперативного перевода преобразователей из режима инвертирования в режим компенсации и обратно. Дело в том, что при номинальной загрузке всех тиристорных преобразователей, работающих на общую сеть, требуется компенсатор относительно небольшой мощности, обеспечивающий стабилизацию угла запирания р„ при уменьше— иии нагрузки лишь до определенного значения. По мере сброса нагрузки предложенное устройство осуществляет перевод части инверторов в режим компенсации и обеспечивает компенсацию высвобождающейся реактивной мощности коммутирующих конденсаторов. При увеличении нагрузки устройство для управления обеспечивает обратный перевод компенсаторав в режим инвертирования. Таким образом, отпадает необходимость иметь отдельные компенсаторы для каждого преобразователя, как это имеет место в известных схемах преобразователей частоты.

Кроме того, предлагаемое устройства обеспечивает повышение КПД системы электроснабжения и экономию ресурса агрегатов, поскольку на параллельную работу оно всегда включает столько инверторов и компенсаторов, сколько их действительно необходима для питания нагрузки в текущий мо мент, т.е. всегда обеспечивается загрузка работающих агрегатов, близкая к номинальному значению, а остальные преобразователи переводятся в резерв, 24

23

1394376 из которых включает последовательно соединенные регулятор постоянного напряжения с блоком фазоимпульсного управления, имеющим управляющий вход, LC-фильтр, тиристорный мост с блоком формирования управляющих импульсов, реактором в цепи питания и батареей коммутирующих конденсаторов на выходе, а также диод, подключенный к выходу LC-фильтра в непроводящем направлении по отношению к питающему напряжению тиристорного моста и фазосдвигающий узел, подключенный к входу блока формирования управляю5 щих импульсов и имеющий вход управления сдвигом и вход синхронизации, содержащей общий задающий генератор, подключенный к входам синхронизации всех и фазосдвигающих узлов, о т л и- 20 ч а ю щ е е с я тем, что, с целью уменьшения установленной мощности силового оборудования и повышения энергетических характеристик системы электроснабжения, состоящей из и преобразователей частоты, подключенных к общей выходной сети, дополнительно введены датчик активной P u датчик реактивной Q мощности нагрузки, первый и второй аналого-цифровые преобразователи, входы которых соединены соответственно с выходами датчиков активной и реактивной мощности, первый и второй вычислительные блоки, блок сканирования, логический блок, 25

35 блок постоянных коэффициентов, блок ния кодов, выход второго вычислитель- 50 ного блока подключен к первым входам третьей и четвертой схем сравнения. кодов, выходы первой, второй, третьей и четвертой схем сравнения кодов соединены соответственно с входами раз- 55 решения включения инверторов, разрешения выключения инверторов, разрешения выключения компенсаторов и раэрепамяти режимов, узел управления, четыре схемы сравнения кодов, пять элементов ИЛИ и тактовый генератор, причем выход первого аналого-цифрового преобразователя соединен с информа40 ционным входом первого вычислительного блока и первым информационным входом второго вычислительного блока, выход второго аналого-цифрового преобразователя подключен к второму информационному входу второго вычислительного блока, выход первого вычислительного блока подключен к первым входам первой и второй схем сравнешения включения компенсаторов логи" ческого блока, первый вычислительный блок реализует функцию

S = швР-Р, где S — код на выходе вычислительно1 го блока

Ы вЂ” количество включенных в текущий момент инверторов а Р— номинальная мощность инвертора;

P — текущая активная мощность нагрузки, второй вычислительный блок реализует функцию

,=(Е Р tgp„)-й -KaQ) ° где S — код на выходе вычислитель2 ного блока;

Q — - текущая реактивная мощность нагрузки; р„ - угол запирания тиристоров при номинальной загрузке преобразователей,. реактивная мощность коммутирующих конденсаторов;

1(— количество включенных в текущий момент компенсаторов;

4Q — номинальная мощность компенсатора, первая схема сравнения реализует зависимость

Вд = 1, если S, Ð,, где „— сигнал логической единицы разрешения включения инверторов;

Р,у — запас по суммарной номинальной мощности включенных инверторов, вторая схема сравнения реализует зависимость

Ор = 1, если S 1 ЛР+Р, где Оц — сигнал логической единицы разрешения выключения инверторов, третья схема сравнения реализует функцию

0„=1, если S >4Q+Q „, где 0 — сигнал логической единицы разрешения выключения компенсаторов; запас по суммарной номинальd ной мощности включенных компенсаторов, 25

1394376

26 четвертая схема сравнения реализует функцию

В„=1, если S Я,, где В„- сигнал логической единицы

5 разрешения включения компенсаторов > входы ввода кодов постоянных коэффициентов МР первого вычислительного блока, Сд р„ »Q второго вычислительного блока подключены к соответствующим выходам блока постоянных коэффициентов, вторые входы первой, второй, третьей и четвертой схем сравнения предназначены дпя ввода кодов постоянных коэффициентов Р, (4Р+Р, ), Qq, (д Я+Я ) соответственно и подключены к соответствующим выходам блока постоянных коэффициентов, выходы логического блока четырьмя ираэрядными шинами, служащими для передачи сигналов приказов на изменение режима работы тиристорных преобразователей, подключены к входам записи блока памяти режимов, при этом шина приказов на включение инверторов через первый и-входовый элемент ИЛИ соединена с входом учета включения инвертора первого вычислительного блока, шина приказов на отключение инверторов через второй плвходовый. элемент ИЛИ соединена с входом учета отключения инвертора первого вычислительного блока, шина приказов на включение компенсаторов через третий и-входовый элемент ИЛИ соединена с входом учета включения компенсатора второго вычислительного блока, шина приказов на отключение компенсаторов через четвертый и-входовый элемент

ИПИ соединена с входом учета отключения компенсатора второго вычислительного блока, блок памяти режимов работы тиристорных преобразователей тремя и-разрядными шинами идентификации режимов связан с осведомительными входами логического блока, и выходов управления включением-выключением инверторов блока памяти режимов соединены соответственно с уп- 50 равляющими входами блоков фазонмпульсного управления, à и выходов управления включением-выключением компенсаторов — соответственно с входами управления фазосдвигающих узлов, пер-55 вый выход для первого управляющего сигнала узла управления подключен к входам запуска аналого-цифровых п егде а.

d.

81 ф.,К„U;— сигнал приказа на включение

i-го инвертора1 сигнал приказа на включение

i-го компенсатора, сигнал приказа на выключение

i-ro компенсатора; сигнал приказа на выключение

i-ro инвертора; сигналы идентификации состояний тиристорных преобразователей прв 9; =1 i-й преобразователь находится в резерве; при Q =1 -й преобразователь находится в режиме ком енсации; при U.=1 i-й преобразователь находится в режиме инвертирования; сигналы на выходах (1:n) блока сканирования; сигналы на выходах (n+12n) блока сканирования; образователей, второй выход для второго управляющего сигнала узла управления соединен с входами разрешения вычисления функций вычислительных блоков, третий выход узла управления для третьего управляющего сигнала подключен к входу "Пуск" блока сканирования„ а четвертый выход для четвертого управляющего сигнала узла управления соединен с входом "Сброс" блока ска-. нирования, Зп выходов которого подключены к сканируемым входам логического блока, выход тактового генератора соединен с входом синхронизации узла управления и входом синхронизации записи блока памяти режимов, выходы первого, второго, третьего и четвертого элементов ИЛИ и Зп-й.выход блока сканирования через пятый пятивходовый элемент ИЛИ связаны с входом

"Стоп" блока сканирования и входом разрешения выработки четвертого управляющего сигнала узла управления, имеющего входы "Сброс" и "Вкл.", служащие для приведения устройства управления в исходное состояние и его заПуска, логический блок реализует функции а.=9; Л Вц Л А,, (i=1-;и);

Ь, =Р,. h В к Л B „ A;, (i=1+ );

d =K. Л Ок h А„+), (i=1- n);

g =U; h 0„h „,, (х=1: n);

1394376

A — сигналы на выходах (2п+1+Зи)

2п+ блока сканирования.

2. Устройство по и. 1, о т л и— чаюце е ся тем, что перныйвы5 числительныи блок содержит комбинационный сумматор-вычитатель, комбинационный вычитатель, первый регистр, двухвходовой элемент ИЛИ и второй двухступенчатый регистр, выход которого соединен с первым информационным входом вычитателя и первым информационным входом сумматора-вычитателя, второй информационный вход которого служит для ввода кода постоянно- 15 го коэффициента dP, а выход подключен к входу второго регистра, установочные входы которого служат для ввода кода исходного значения мощности шодР включенных инверторов, а вход 2р разрешения приема соединен с выходом элемента ИЛИ, выход вычитателя сое— динен с входом первого регистра, выход которого служит выходом вычислительного блока, информационный вход 25 которого является вторым информационным входом вычитателя, вход разрешения вычитания которого соединен с входом разрешения приема первого регистра и является входом разрешения вычисления функции вычислительного блока, вход разрешения суммирования сумматора-вычитателя соединен с первым входом элемента ИЛИ и является входом учета включения инвертора вычислительного блока, вход учета выключения инвертора которого связан с входом разрешения вычитания сумматора-вычитателя и с вторым входом элемента ИЛИ.

3. Устройство по п. 1, о т л и— чающе е с я тем, что второй вычислительный блок содержит комбинационный сумматор-вычитатель, блок умножения, комбинационный сумматор,комбинационный вычитатель, первый регистр, двухвходовый элемент ИЛИ и вгорой двухступенчатый регистр, выход которого соединен с первым информационным входом вычитателя и первым информационным входом сумматора-вы- 50 читателя, второй информационный вход которого служит для ввода кода постоянного коэффициента LIQ а выход подключен к входу второго регистра, установочный вход которого служит для 55 ввода исходного значения (Q,-KOIQ), где К вЂ” начальное количество вклюо ченных компенсаторов, а вход разрешения приема соединен с выходом элемента KIH, второй информационный вход вычитателя связан с выходом сумматора, первый вход которого является вторым информационным входом вычислительного блока, а второй вход подключен к выходу блока умножения, первый вход которого является первым информационным входом вычислительного блока, а второй вход предназначен для врода,кода постоянного коэффициента

tgр„, вход разрешения суммирования сумматора-вычитателя соединен с первым входом элемента ИЛИ и является входом учета включения компенсатора вычислительного блока, вход разрешения вычитания сумматора-вычитателя соединен с вторым входом элемента

ИЛИ и является входом учета выключения компенсатора вычислительного блока, выход вычитателя подключен к входу первого регистра, выход которого служит выходом вычислительного блока, вход разрешения вычитания вычитателя соединен с входом разрешения приема первого регистра и образует вход разрешения вычисления функции вычислительного блока.

4. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок сканирования содержит распределитель импульсов на 3п выходов для сигналов

А1 — Аз, тактовый генератор, элемент зп

Е!Е и трехвходовой элемент И, выход которого соединен с входом синхронизации распределителя, а первый вход подключен к тактовому генератору,второй вход элемента И соединен с выходом элемента НЕ, вход которого является входом "Стоп останова сканирования, а Р, — вход распределителя и третий вход элемента И служат соответственно входами "Сброс" и "Пуск" блока сканирования. ф

5. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что логический блок содержит три группы по и трехвходовых элементов И в каждой, четвертую группу из и четырехвходовых элементов И и элемент HE первые входы элементов И первой, второй, третьей и четвертой групп образуют сканируемые входы логического блока, при этом первые входы элементов И первой и четвертой групп подключены соответственно к входам (1:n) блока сканирования, выходы (и+1: 2n) которого соединены с первыми входами эле7613943

29 ментов И второй группы, а выходы (2п+1 3п) — с первыми входами элементов И третьей группы, вторые входы элементов И первой, второй, третьей и четвертои групп образуют осведоми5 тельные входы логического блока, при чем вторые входы. элементов И первой и четвертой групп соединены соответственно с выходами блока памяти, слу-1О жащими для выдачи сигналов Р„ Р„ идентификации тирИсторных преобразователей, находящихся в резерве, а вторые входы элементов И второй и третьей групп подключены соответственно к входам блока памяти режимов, служащими для выдачи сигналов К1+К и и U, +О„ идентификации тиристорных преобразователей, находящихся в режиме компенсации и режиме инвертирования соответственно, третьи входы элементов И первой, второй, третьей и четвертой групп являются соответственно входами разрешения включения инверторов,выключения компенсаторов, выключения инверторов и включения компенсаторов логического блока и подключены соответственно к выходам пефвой, четвертой, второй и третьей схем сравнения, четвертые входы элементов И четвертой группы соединены с выходом элемента НЕ, вход которого подключен к третьим входам элементов И первой группы, выходы элементов И первой, второй, третьей и четвертой групп являются выходами ло- 5 гического блока для сигналов (а;- а„), (d, d„), (g,+g„) и (Ь;- Ь„) приказов соответственно на включение инверторов, выключение компенсаторов, выключение инверторов и включение ком40 пенсаторов.

6. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок памяти режимов содержит и двухвходовых элементов И и два и-разрядных регистра на двухступенчатых RS-триггерах, К- ы S-входы которых являются входами записи блока памяти режимов, причем S-входы триггеров первого регистра подключены к выходам логического блока для сигналов а, n. прика 1 .зов на включение инверторов, К-входы триггеров первого регистра подключены к выходам логического блока для сигналов g -. я „ приказов на выключе- 55 ние инверторов, S-входы триггеров второго регистра соединены с выходами логического блока для сигналов

d; †;d приказов на отключение компеНсаторов, R-входы триггеров второго регистра подключены к выходам логического блока для сигналов b1 -.b прил казов на включение компенсаторов, прямые выходы триггеров первого регистра являются выходами для сигналов В, - . В„управления включением-выключением инверторов блока памяти режимов и одновременно служат выходами сигналов идентификации работающих инверторов, инверсные выходы триггеров второго регистра являются выходами блока памяти режимов для сигналов

С„+С„ управления включением-выключением компенсаторов и одновременно служат выходами сигналов идентификации работающих компенсаторов, прямые выходы триггеров второго регистра и инверсные выходы триггеров первого регистра подключены соответственно к первому и второму входам соответствующих элементов И, выходы .которых являются выходами сигналов идентификации тиристорных преобразователей, находящихся в резерве, установочные входы Б и В триггеров являются входами блока памяти режимов, предназначенными для ручного задания режима работы тиристорных преобразователей.

7. Устройство по и. 1, о т л и— чающее ся тем, что узелуправления содержит шесть двухвходовых элементов И и два двухступенчатых

RS-триггера, R0-входы которых объединены и образуют вход "СбрОс" устройства для управления, прямой выход первого триггера подключен к первым входам первого и второго элементов И, инверсный выход первого триггера соединен с первыми входами третьего и четвертого элементов И, прямой выход второго триггера подключен к вторым входам второго и третьего элементов .

И, инверсный выход второго триггера соединен с вторыми входами первого и четвертого элементов И, выход третьего элемента И подключен к S-входу первого триггера и является первым выходом узла управления, выход второго элемента И соединен с R-входом второго триггера и является вторым выходом узла управления, выход первого элемента И соединен с первым входом пятого элемента И и является третьим выходом узла управления, выход четвертого элемента И является

1394376 четвертым управляющим выходом узла управления и подключен к первому входу шестого элемента И, выход которого соединен с S-входом второго триггера, R-вход первого триггера соединен с выходом пятого элемента И, второи вход которого является входом разрешения выработки четвертого управляющего сигнала узла управления, 5 а второй вход шестого элемента И является входом включения устройства для управления.

1394376

1394376

1394376

1 394:376

Фив. 7 бижиадй юг

Скоэисюйжм

1394376

i. >u4a>e

Щ/ 71

1394376

Ж

cpuz18

Составитель В. Бунаков

Редактор С. Патрушева Техред Л. Сердюкова Корректор С. Черни

Заказ 2233/53 Тираж 665 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4