Устройство для преобразования интервалов времени в цифровой код

 

Изобретение относится к импульсной технике и служит для расширения функциональных возможностей устройства и повышения его надежности. Устройство содержит генератор 1 импульсов , элементы И 2-5, двоичный счетчик 6, триггер 8, блок 10 элементов И, регистры 11-14, тфеобразователи кода 17-19, блоки 20 и 21 регистрации и управления и микропроцессор 22. Введение двоичного счетчика 7, триггера 9, блока 15 определения порядка, кода и адаптивного усекателя 16 уменьшает нестабильность частоты следования импульсов. В описании приведеШл примеры реализации блоков 15 и 21 определення порядка кода я управления , адаптивного усекаТеля 16 и микропроцессора 22. 2 з.п. ф-лы, 5ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„Я0„„1411701 (5l)4 С 04 F 10 04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3987778/24-21 (22) 13.12.85 (46) 23.07.88. Бюл. 11 27 (72) В.M.Îðäûíöåâ (53) 681.317 (088.8) (56) Авторское свидетельство СССР

В 1234971, кл. Н 03 М 1/50, 1984. (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ

ИНТЕРВАПОВ ВРЕМЕНИ В ЦИФРОВОЙ КОД (57) Изобретение относится к импульсной технике и служит дпя расширения функциональных возможностей устройства и повышения его надежности. Устройство содержит генератор 1 импульсов, элементы И 2-5, двоичный счетчик 6, триггер 8, блок 10 элементов

И, регистры 11-14, преобразователи кода 17-19, блоки 20 и 21 регистрации и управления и микропроцессор 22.

Введение двоичного счетчика 7, триггера 9, блока 15 определения порядка». кода и адаптивного усекателя 16 уменьшает нестабильность частоты следования импульсов. В описании приве- дены примеры реапизации блоков 15 и

21 определения порядка кода и управления, адаптивного усекателя 16 s микропроцессора 22. 2 s.à. ф-лы, 5ил.

l4l)701

Изобретение относится к импульсной технике.

Целью изобретения является расширение функциональных воэможностей и повышение надежности за счет уменьшения влияния нестабильности частоты следования импульсов.

На фиг.! представлена структурная схема устройства для преобразования интервалов времени н цифровой код; на фиг.2 — схема блока определения порядка кода, на фиг.3 — схема адаптивного усекателя кодов; на фиг.4— схема блока управления; на фиг.5 — 15 схема микропроцессора.

Устройство (фиг. )) состоит из генератора 1 импульсов, первого, второго, третьего и четвертого элементов И 2-5, первого и второго двоич- 20 ных счетчиков 6 и 7, первого и второ—

ro триггеров 8 и 9 блока 10 злемен1 тов И, первого, второго, третьего и четвертого регистров 11 — 14, блока 15 определения порядка кода, адаптивного. усекателя 16, первоrо, второго и третьего преобразователей 17-19 кода, блока 20 регистрации, блока 21 управления и микропроцессора 22.

Выход генератора 1 соединен с пер- 30 вым входом первого элемента И 2, выход которого соединен со счетным входом счетчика 6, первый выход счетчика 6 соединен с информационным входом блока 10, второй, третий, четвер- 35 тый и пятый выходы счетчика 6 соединены с вторым, третьим, четвертым и пятым входами адаптивного усекателя

16, шестой выход счетчика 6 соединен с первым входом блока 15, выходы бло- 40 ка 10 соединены с входами регистра 11, выходы которого соединены с первым входом адаптивного усекателя 16, пер вьй, второй, третий и четвертый выходы блока 15 соединены с шестым, седь- 45 мым, восьмым и девятым входами усекателя 16 соответственно, первый выход усекателя 16 соединен с первым входом микропроцессора 22„ второй выход усекателя 16 — с третьим входом мик50 ропроцессора 22, прямой выход триггера 9 соединен с нторым входом микропроцессора 22, четвертый вход которого соединен с выходом счетчика 7, первый выход — с входом регистра 12, второй выход — с входом регистра 13, а третий выход — с входом регистра

14, ныход регистра )2 соединен с входом преобразователя 17, выход регистра 13 — с входами преобразователя 18, выход регистра 14 — с входом преобразователя 19, выходы преобразователей 17-19 соединены соответственно с первым, вторым и третьим входами блока 20, первый вход триггера 8 является входом установки в "1" триггера 8, прямой выход триггера 8 соединен с первым входом элемента И 3, второй вход которого является входом Н устройства, первый вход элемента И 4 является нходом С устройства, перный вход элемента И 5 — входом К устройства, четвертый выход микропроцессора 22 соединен с четвертым входом блока 21, выход элемен-.à И 3 соединен с первым входом блока 2!., выход элемента И 4 — с вторым входом блока

21, выход элемента И 5 — с третьим входом блока 21, первый abarод блока

21 соединен с входом элемента И 2, второй выход блока 21 — с входами сброса в "0" триггера 8, третий выход блока 21 — с вторыми входами элементов И 4 и 5, четвертый выход блока 21 — с входами сброса н "0" триггера 9 и счетчика 7,, пятый выход блока 21 — с вторым входом блока 10, шестой выход блока 21 — с входом сброса счетчика 6, седьмой выход блока 21 — с входом установки н "1" триггера 9.

Блок 15 (фиг.2) содержит элементы

И 24-32. Первый вход блока )5 сое нен с первым входом элемента И 28, выход которого является первым выходом блока 15, второй вход блока 15 соединен с первыми входами элементов

И 24-27, третий вход блока 15 — с вторым входом элемента И 24, выход которого соединен с первым входом элемента И 29, выход которого является вторым выходом блока 15, четвертый вход блока 15 соединен с вторыми входами элементов И 25-27,„ -пятый вход блока 15 соединен с третьим входом элемента И 25, выход которого соединен с первым входом элемента

И 30, выход которого является тре- тьим выходом блока 15, шестой вход блока 15 соединен с третьими входами элементон И 26 и 27, седьмой вход блока 15 — с четвертым входом элемента И 26, выход которого соединен с первым входом элемента И 31, выход которого является четвертым выходом блока )5, восьмой вход блока 15 соединен с четвертым входом элемента

l4 l 1701

И 27, выход которого соединен с первым входом элемента И 32, выход которого является шестым выходом блока

15, вторые входы элементов И 28-32 объединены и являются девятым входом

23 блока 15.

Адаптивный усекатель 16 (фиг.3) состоит из восьми наборов ключей 3340, ми элементов И, первые входы элементов И каждого набора являются информационными входами, вторые входы управляющими входами,- выходы наборов ключей 33-36 являются первым выходом адаптивного усекателя, а выходы наборов ключей 37-40 — вторыми выходами.

Блок 21 управления (фиг.4) может состоять иэ элементов ИЛИ 41-43, триггера 44, элемента И 45, линии 46 задержки, инвертора 47, одновибратора 48, элемента И 49, инвертора 50, одновибратора 51, триггера 52, элемента ИЛИ 53, одновибратора 54, триггера 55, элемента ИЛИ 56 и блока 57 формирования .

Микропроцессор 22 может состоять (фиг.5) из двух параллельных программируемых интерфейсов 58 и 59, буферных регистров 60 и 61, буферного блока 62 памяти, тактового генератора

63, центрального процессора 64, запоминающего блока 65, блока 66 сброса, блока 67 управления, блока 68 готовности, дешифраторов 69 и 70, шин 71—

73 управления, адреса, данных.

Устройство для преобразования интервалов времени в цифровой код работает следующим образом.

При включении питания сигнал с второго выхода блока 21 сбрасывает триггер 8, а с четвертого выхода— счетчик 7 и триггер 9. Сигнал с шестого выхода блока 21 сбрасывает счетчик 6, с третьего выхода блока 21 запрещает прохождение импульсов С и

К через элементы И 4 и 5. Сигнал с первого выхода блока 21 запрещает прохождение импульсов F генератора l через элемент И 2. Блок 68 (фиг.5) готовности выдает на вход ГОТ микропроцессора сигнал ГТ. По срезу сигнала СБР в микропроцессоре происходит запуск программы, записанной в ячейках ПЗУ с нулевого адреса. После пуска программа микропроцессора производит настройку первого интерфейса микропроцессора На ввод в режиме Q no всем трем каналам, а второго интер10

15 фейса микропроцессора — на вывод в режиме Ю по всем трем каналам. Для этого микропроцессор посылает в каждый из интерфейсов соответствующее управляющее слово. После этого производит самопроверку, для чего программно формируются эталонные значения кодов Р, 3T и Ryy соответствующие максимальному значению преобразуемого интервала времени. Производится подсчет эталонного результата з по формуле

Ь =M(R — 1+---)

Озт эт эт

t зт где M — число единиц измеряемой неличины, соответствующее интервалу времени между двумя соседними импульса20 ми С

Например, если преобразователь интервалов времени в цифровой код работает с включенным на входе преобразователем линейного перемещения, который является источником преобразуемых интервалов времени, то М = 20 и при правильной работе микропроцессора счет по эталонным значениям Р 1т, Я и R должен привести к выводу результата 9999,75, который получается в центральном процессоре микропроцессора в виде шести тетрад двоичнодесятичного кода и за три приема по две тетрады . L<, L и L выводится

35 с входа/выхода ЩДО-ИД7 процессора

64 через регистр 60 шины данных и через шину 71 данных на вход ЩДО-ШД7 интерфейса 59. Две младшие тетрады с первого выхода интерфейса 59 по шинам поступают во второй буферный регистр 12 (фиг.l), две средние тетрады L< кода L с выхода микропроцессора по шинам — в буферный регистр

13, две старших тетрады L> кода L c

45 тРетьего выхода микропроцессора по шинам — в буферный регистр 14. Коды, поступившие в буферные регистры 12 и 13, при помощи преобразователей 1719 кода преобразуются в сегментные коды

50 потетрадно и поступают в блок 20 регистрации, который высвечивает LsT в виде шестиразрядного десятичного кода. По завершении вывода L > программа переходит к проверке условия КПР=

=1? и продолжает эту проверку до получения положительного результата.

Если на блоке 20 регистрации появился результат L 9 = 9999,75, то преобразователь исправен и можно вы1411701

У = КПР Х Х Х Х О, У = КПР Х- Х Х9Х а 1

,= КПР ХХХ„;

Yq = КПР Х.,Х„; полнить преобразование интервалов времени, поступающих на вход преобразователя в виде импульсов Н, С и К.

Для этого подается импульс С на пер— вый вход триггера 8, что приводит к установке в "1" триггера 8, и сигнал с его прямого выхода разрешает прохождение через элемент И 3 следующего импульса H. Поступив на вход преобразователя, этот импульс проходит через элемент И 3 на первый вход. блока 21. Сигнал на третьем выходе блока 21 принимает значение "1" и разрешает прохождение импульсов С и

К через элементы И 4 и 5. Импульсы

С с выхода элемента И 4 поступают на второй вход блока 21, а также попадают на счетный вход счетчика 7, где производится их счет. В блоке 21 импульс С формирует узкий импульс, проходящий на шестой выход блока 21.

Этот импульс сбрасывает счетчик 6.

По заднему срезу импульса С запускается одновибратор 54 в устройстве управления, узкий импульс которого устанавливает триггер 55 устройства уп— равления в единичное состояние. Сигнал с прямого выхода этого триггера поступает на первый выход блока 21 управления, который соединен с входом элемента И 2. Импульсы F с выхода генератора 1 начинают поступать на вход счетчика 6. Сигнал на первом выходе, блока 21 сохраняет единичное значение от заднего среза одного импульса С до переднего фронта следующего импульса С. Если в интервале между двумя импульсами С импульс К не возник, то в конце интервала появляется импульс на шестом выходе блоха 21, который сбрасывает счетчик

6. По заднему срезу средующего импульса С счет импульсов F в счетчике начинается с нулевого кода. Если же импульс К появился, то, пройдя через элемент И 5, он поступает на третий вход блока 21, на пятом выходе которого вырабатывается импульс стробирования блока 10. Код Q числа импульсов F генератора 1, прошедших через элемент И 2 за время Т, от заднего среза импульса С до переднего фронта импульса К, перезаписывается из счетчика 6 в буферный регистр ll, а блок

21 вырабатывает сигнал запрета на сброс счетчика 6.

В счетчике 6 продолжается счет импульсов F, Отрицательный сигнал иа

55 первом выходе блока 21 запрещает прохождение импульсов F через элемент

И 2 на вход счетчика 6. Одновременно вырабатывается импульс на седьмом выходе блока 21. Этот сигнал устанавлив ает в " 1" триггер 9, который выдает сигнал КПР-1 на второй вход микропроцессора 22 и на второй вход блока 15.

Импульс на третьем выходе блока

2l закрывает элементы И 4 и 5. Сигнал с седьмого выхода блока 21 сбрасывает триггер 8, который запрещает прохождение импульсов Н через элемент И 3. Уровни блока 15 описываются системой управлений

5 КПР Х, где Y1 — Y g — логические уровни сигналов на шестом, седьмом, восьмом и девятом выходах соответственно;

Х „- Х,о, Х вЂ” Х1о логические уровни сигналов на прямых и инверсных выходах седьмого, восьмого, девятого и десятого разрядов счетчика 6.

При появлении единичного уровня на одном из выходов блока 15 в адаптивном усекателе 16 открывается соответствующая пара наборов ключей (фиг. 3) 40 и 36, или 39 и 35, или 38 и 34, или 37 и 33, и выбранные таким образом семь старших значащих разрядов кода P числа импульсов F, накопленного в счетчике 6 (фиг.1) sa время Т, а также те же семь разрядов кода Я, хранившиеся в буферном регистре 11, поступают на третий и первый входы микропроцессора 22. Если код P настолько мал, что ни в одном из четырех старших разрядов счетчика 6 нет единицы, то сигнал Y 1, что приводит к вспыхиванию светодиода. В микропроцессоре 22 усеченный код Qqc вместе с признаком КПР поступают на вторые ШКН20-ШКН27 входы интерфейса 58 (фиг.5). Микропроцессор

22 непрерывно проверяет значение КПР.

Для этого через интерфейс 58, шину

7! данных и регистр шины данных на входы ШДО-ШД7 центрального процессора 64 подаются код (и признак КПР.

Если K1IP = О, то Q сбрасывается и

1411701

7 проверка условия КПР = 1? повторяется, если КПР = 1, то через шины первого и четвертого входов на вход интерфейса принимаются усеченный код

Р с и старший бит кода R числа импульсов С, сосчитанных в счетчике 7.

Эти данные поступают в центральный процессор 64 по тому же пути, что и

Q с. Если старший разряд Ру< равен нулю, что возможно при Y> = 1, когда ни один иэ наборов ключей 33-40 (фиг.3) не откроется, то микропроцессор 22 останавливается. Дпя повторного запуска нужно выключить и снова включить преобразователь, предварительно обеспечив достаточную величину интервала между импульсами С и проверив наличие импульсов F saданной частоты на выходе генератора

1. Если код Р,„д нормальный, то процессор вводит остальные разряды кода с четвертых входных шин через входы

ШКНЗО интерфейса 58 и вычисляет L no приведенной формуле. Результаты счета выводятся из центрального процессора 64 в виде трех восьмибитовых слов, которые через входы/выходы ШДОШД7, регистр 60 шины данных, шину 71 данных и соответствующие выходы интерфейса 59 последовательно выдаются в буферные регистры 12-14 (фиг.1).

Коды L< — Lg, хранящиеся в этих регистрах, преобразуются преобразователями 17-19 и представляются на блоке

20.

Генератор 63 вырабатывает двухфазные синхроимпульсы С1ТТЛ, С2ТТЛ, С1 и С2, поступающие в центральный процессор 64, блоки 66 сброса и 68 готовности и блок 67.

Блок 66 сброса позволяет устано- вить микропроцессор 22 в начальное состояние.

Блок 68 готовности выдает на вход

ГОТ центрального процессора 64 сигнал готовности ГТ. До получения этого сигнала центральный процессор 64 находится в состоянии ожидания и вы, дает сигнал ОЖ на вход блока 68 готовности, По сигналу готовности процессор 64 снимает сигнал ОЖ. Центральный процессор 64, выполнив один цикл работы, возвращается в режим ожидания. На вход центрального процессора 64 снова поступает сигнал готовности.

Блок 67 управляющих сигналов в начале каждого цикла работы централь8 ного проиессора 64 принимает с него с входа/выхода ШДО-ШД7 управляющее слово, которое хранится в нем до прихода следующего управляющего слова.

От центр алэн ого процессора 64 по ступают сигналы с (синхронизация), IIM (разрешение приема с шины 71 данных).

ВД (признак выдачи данных на шину 71 данных ) и ОЖ (ожидание). При этом формируются сигналы ЧТВВ (чтение с ,устройства ввода) и ЧТЗУ. (чтение данных ЗУ).

Буферный регистр 60 увеличивает нагрузочную способность входа/выхода данных центрального процессора 64.

Данные через этот регистр могут двигаться в одном из двух направлений в зависимости от уровня сигнала ПИ. При вводе данных в центральный процессор

64 IIM имеет высокий уровень, а при выводе — низкий.

Буферный регистр 61 шины адреса увеличивает нагрузочную способность

25 адресного выхода центрального процессора 64.

Буферный блок 62 повышает нагрузочную способность блока 65. При низком уровне сигнала ЧТЗУ код инструк30 ции, хранящийся в одной из ячеек блока 65, проходит через блок 62 на шину 71 данных и поступает через регистр 60 данных в центральный процессор 64 на вход/выход ЩДО-ШД7. Блок

65 принимает от центрального процессора 64 с выходов ШАО-ША15 через регистр 61 шины адреса и шину 72 адреса адрес выбираемой инструкции и выдает эту инструкцию через буферный

4р блок 62, шину 72 данных и регистр 60 шины данных на вход/выход ШДО-ШД7 центрального процессора 64.

Интерфейс 58 работает в режиме Э и обеспечивает ввод данных в цент45 ральный процессор 64 ° Этот интерфейс имеет три входных канала. Через пер вый канал ШКН10-ШКН17 принимаются код Pgc и старший разряд кода R, через второй канал ШКН20-ШКН27 — код

50 (ус и признак КПР, через третий канал ШКНЗΠ— ШКН37 — восемь младших разрядов кода R. Запись данных, поступающих на эти три входа, осуществляется без стробирования во внутренние буферные регистры интерфейса 58. Если интерфейс 58 выбран процессором

64, который выдал на шину 72 адреса ее адрес ША(2,81, то данные из кана-, ла, соответствующего двум младшим

1411701 разрядам 1НА(0, 1 J адреса, по сигналу

ЧТВВ передаются на шину 71 данных, а .оттуда поступают в центральный процессор 64.

Интерфейс 59 работает в режиме 9

5 и обеспечивает вывод результатов счета из микропроцессора 22. Выбор этого интерфейса и одного из трех выходных каналов в нем производится по ад- 1р ресу так же, как описано для интерфейса 58. Данные выдаются в период, когда управляющий сигнал ЗПВВ имеет низкий уровень.

Сигналы выбора интерфейсов 58 и 15

59 формируют дешифраторы 69 и 70 соответственно, на входы которых поступают старшие разряды адреса ША(2,8 ).

Выбор интерфейса 59 происходит в момент, когда счет результата преобра- 20 эования окончен. Поэтому выходной сигнал дешифратора 70 используется в блоке 21, куда он поступает с тре= тьего выхода микропроцессора 22. Этот сигнал сбрасывает счетчик 7 и триг- 25 гер 9. Кроме того, сигнал от микропроцессора 22 проходит через блок 21 и попадает на шестой выход блока 21.

Этот сигнал сбрасывает счетчик 6.

После вывода результата преобразо- ЗО вания L, который производится так же, как и вывод результатов самопроверки по эталонным значениям Я

Р и R>z, процессор 64 возвращается к проверке условия КПР = 1?.

На преобразователь приходят начальный импульс Н, серия импульсов

С и конечный импульс К. Каждый интервал между импульсами С равен одному и тому же значению И части преобра- 40 зуемой величины. Всей преобразуемой величине соответствует интервал времени между импульсами H и К, в котором укладываются некоторое целое число интервалов между импульсами С 45 и некоторая доля такого интервала, заключенная между последним импульсом С, появившимся перед импульсом

К, и самим импульсом К.

Вычисление результата преобразова- 5р ния преобразователь выполняет по формуле где 11 — часть значения преобразуемой величины, соответствующая интервалу между двумя соседки— ми импульсами С;

R — - число импульсов С.

Преобразователь интервалов времени в код подсчитывает число R импульсов С, уложившееся между импульсами

Н и К, а также определяет, каждую долю целого интервала Т между соседниР ми импульсами С составляет интервал

Т,„ между импульсом С, предшествующим импульсу К, и самим импульсом К. С этой целью этот интервал заполняется импульсами F от отдельного генератора. Число Q этих импульсов подсчитывается. Кроме того, подсчитывается число импульсов F, поместившееся на интервале Тр между имйульсом С, Воз никшим перед К, и следующим импульсом С. Частота импульсов F выбирается так, чтобы обеспечить необходимую разрешающую способность при определении доли, которую составляет интервал между С и К от интервала между двумя соседними импульсами С. Эта доля определяется вычислением — — .

Таким образом, при выборе частоты импульсов F нужно ориентироваться на самый короткий интервал времени Тр межу импульсами С, на котором должно помещаться минимально необходимое число импульсов F.

Формула изобретения

1. Устройство для преобразования интервалов времени в цифровой код, содержащее генератор импульсов, первый, второй, третий, четвертый элементы И, двоичный счетчик, первый триггер, блок элементов И, микропроцессор, первый, второй, третий, четвертый регистры, первый, второй, третий преобразователи кода, блок регистрации, блок управления, выход генератора импульсов соединен с первым входом первого элемента И, выходы блока элементов И соединены с входами первого регистра, второй вход первого элемента И соединен с первым выходом блока управления, вход установки первого триггера соединен с вторым выходом блока управления, прямой выход первого триггера соединен с входом второго элемента И, выход второго элемента И соединен с первым входом блока управления, выход третьего элемента И соединен со счетным входом двоичного счетчика и с вторым входом блока управления, выход четвертого элемента И соедин и с тре1411701

25

ЭО

55 тьим входом блока управления, входы третьего и четвертого элементов И соединены с третьим выходом блока управления, четвертый выход блока управления соединен с входом сброса двоичного счетчика, пятый выход блока управления соединен с упразляющими входами блока элементов И, первый, второй, третий выходы микропроцессора соединены соответственно с входами второго, третьего и четвертого регистров, выходы которых соответственно соединены с входами первого, второго, третьего преобразователей кода, выходы которых соответственно соединены с входами блока регистрации, четвертый выход микропроцессора соединен с четвертым входом блока управления, выход двоичного счетчика соединен с четвертым входом микропроцессора, отличающееся тем, что, с целью расширения функциональных возможностей и повышения надежности, в него введены второй триггер, второй двоичный счетчик, блок определения порядка кода, адаптивный усекатель, при этом выход первого элемента И соединен со счетным входом второго двоичного счетчика, шестой выход блока управления соединен с входом сброса второго двоичного счетчика, седьмой выход блока управления соединен с входом установки второго триггера, четвертый выход блока управления подключен к входу сброса второго триггера, прямой выход второго триггера соединен с первым входом блока определения порядка кода и с вторым входом микропроцессора, пер- 40 выи выход второго двоичного счетчика соединен с информационным входом блока элементов И, второй, третий, четвертый, пятый выходы второго двоичного счетчика соединены соответственно с вторым, третьим, четвертым, пятым входами адаптивного усекателя, шестой выход второго двоичного счетчика соединен с вторым входом блока определения порядка кода, первый, второй, 50 третий, четвертый выходы блока определения порядка кода соответственно соединены с шестым, седьмым, восьмым, девятым входами адаптивного усекателя, первый выход которого соединен с первым входом микропроцессора, а второй выход соединен с третьим входом микропроцессора.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок определения порядка кода состоит из первого, второго, третьего, четвертого, пятого, шестого двухвходовых, одного трехвходового и первого, второго четырехвходовых элементов И, первый вход блока определения порядка кода соединен с четвертым входом первого четырехвходовоrо элемента И, второй вход — с четвертым входом второго четырехвходового элемента И, третий

1 вход соединен с третьими входами первого и второго четырехвходовых элементов И, четвертый вход соединен с третьим входом трехвходового элемента И, пятый вход — с вторыми входами первого и второго четырехвходовых и трехвходового элемента И, шестой вход соединен с вторым входом первого двухвходового элемента И, седьмой вход соединен с первыми входами пер> вого и второго четырехвходовых, трехвходового и первого двухвходового элементов И, восьмой вход соединен с первым входом шестого двухвходового элемента И, кроме того, выходы первоro двухвходового, трехвходового, второго и первого четырехвходовых элементов И соединены соответственно с первыми входами пятого, четвертого, третьего и второго двухвходовых элементов И, выходы второго, третьего, четвертого, пятого, шестого двухвходовых элементов И являются соответственно первым, вторым, третьим, четвертым, пятым выходами блока определения порядка кода, а вторые входы которых объединены и являются первым входом блока определения порядка кода.

3. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что, с целью повышения надежности, адаптивный усекатель содержит первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой наборы ключей, первый вход адаптивного усекателя содержит девять шин, причем шины с первой по седьмую соединены с входами первого набора ключей, шины с второй по восьмую соединены с входами второго набора ключей, шина с третьей по девятую соединены с входами третьего набора ключей, шины с четвертой по десятую соединены с входами четвертого набора ключей, информационные входы пято14) I 701

Го набора ключей являются пятым вхо,дом адаптивного усекателя, информационные входы шестого набора ключей являются четвертым входом адаптивноо усекателя, информационные входы едьмого набора ключей являются треьим входом адаптивного усекателя, нформационные входы восьмого набора ючей являются вторым входом адапивного усекателя, управляющие входы етвертого и восьмого наборов ключей бъединены и образуют шестой вход далтивного усекателя, управляющие ходы четвертого и восьмого наборов чей объединены и образуют шестой вход адаптивного усекателя, управляющие входы третьего и седьмого наборов ключей объединены и образуют

5 седьмой вход управляющие входы втоУ рого и шестого наборов ключей объединены и образуют восьмой вход, управляющие входы первого и пятого наборов ключей объединены и образуют девятый вход, выходы ключей первого, второго, третьего, четвертого наборов соединены поразрядно и образуют первый выход, выходы пятого, шестого, седьмого, восьмого наборов ключей объединены поразрядно и образуют второй выход

14! >70l