Устройство для вычисления функций

 

Изобретение относится к вычислительной технике и может быть использовано при вычислении широкого класса функций одного аргумента. Целью изобретения является расширение области применения. Устройство содержит первый блок преобразования кода, состоящий из регистра аргумента, регист; ра полин ера функции, шифратора адреса , двух элементов И и двух элементов ИЛИ, блок управления памятью, состоящий из регистра адреса и N+1-го счетчика, блок запоминания коэффициентов , состоящий КЗ N+1-го блока памяти, распредилитель :импульсов, арифметический блок и второй блок преобразования кода, Содержащий ,два сдвиговых регистра, вычитатепь и регистр результата. Поставленная цель достигается за счет введения новых элементов и связей, 4 з.п.ф-лы, 2 ил. СО

СЭОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51) 4 G 06 F 15/31

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ,(21) 4172745/24-24 (22) 04 ° 01.87 (46) 23.07.88. Бюл. N 27

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (72) С.В.Редькин, С.Б.Плешаков и

Я.А.Игнатьева (53) 681.325(088.8) (56) Авторское свидетельство СССР Ы 860079, кл. G 06 F 15/31, 1979.

Каляев А.В. Многопроцессорные системы с программируемой архитектурой.—

М.: Радио и связь, 1984, с. 127. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИЙ (57) Изобретение относится к вычислительной технике и может быть использовано при вычислении широкого клас1 са функций одного аргумента. целью изобретения является расширение области применения. Устройство содержит первый блок преобразования кода, состоящий из регистра аргумента, регистя» ра полимера функции, шифратора адреса, двух элементов И и двух элементов

ИЛИ, блок управления памятью, состоящий из регистра адреса и К+1-го счетчика, блок запоминания коэффицнентов, состоящий из 11+1-го блока па- мяти, распредилнтель:импульсов, арифметический блок и второй блок преобразования кода, содержап(ий

|два сдвиговых регистра, вычитатель и регистр результата. Поставлен- е ная цепь достигается sa счет введения новых элементов и связей. и s.ï.ô-лы, (/)

2 ил. с

1411775

Изобретение относится к вычислительной технике и может быть исполь(, зовано при вычислении широкого класса функций одного аргумента в высоко5 скоростйых вычислительных системах,,обрабатывающих большие массивы данных.

Цель изобретения — расширение области применения за счет вычисления 10 широкого класса функций и возможности использовать операнды, представленные в дополнительном коде.

В устройстве реализуется набор сплайнов N-го порядка, обеспечиваю- 5 щих высокую точность вычисления функции

1,если Х > х)„, (2) 25

О,если X < х <, где

6 (х-х „) На фиг. 1 приведена схема устройства, реализующего кубический (N=3) сплайн по выражению (3); на фиг. 2 временные диаграммы работы распределителя импульсов. устройство содержит распределитель

1 импульсов, первый блок 2 преобразования кода, блок 3 управления памятью, блок 4 запоминания коэффициентов, арифметический блок 5 и второй блок 6 преобразования кода.

Первый блок 2 преобразования кода содержит сдвиговый регистр 2.1 аргу)с = 1,2,..., K — номер интерполируемой функции;

К вЂ” число интерпо- ЗО лируемых функций, М„ . — число интервалов интерполяции k-й функции.

Для сведения к минимуму аппаратур- 35, ных затрат и упрощения структурной

,,схемы арифметического блока выраже ние (1) преобразуется с использова, нием скобок Горнера:

Мк 40

r(x) = (6 (x-Х „)- 6 (х-х.+, » )1»

1ç1

«(а.;„+Х(а,,„+Х(аа. к +...+Х аl„11!к

Х а„;„)...)) ° (3) 45 мента, регистр 2. 2 номера функции, шифратор ?.3 адреса, два элемента

И 2.4 и 2.5, два элемента ИЛИ 2.6 н

2.7.

Блок 3 управления памятью содержит регистр 3.1 адреса и Н+! счетчик 3,2.

Блок 4 запоминания коэффициентов содержит N+1 блок 4 .1 памяти.

Арифметический блок 5 содержит N умножителей 5.1, N сумматоров 5.2 и

N-1 элемент 5.3 задержки.

Второй блок 6 преобразования кода содержит два сдвиговых регистра 6.1 и 6.2, вычитатель 6.3 и регистр 6.4 р евультата.

Устройство работает следующим образом.

Цикл работы устройства начинается с приходом импульса S на вход запуска распределителя 1 после занесения кода аргумента и номера функции с входов данных и команд первого блока

2 преобразования кода соответственно в гдвиговый регистр 2.1 и регистр 2.2, Тот же импульс S пройдя через первый управляющий вход первого блока 2 преобразования кода на входы элементов ИЛИ 2.6 и 2.7, устанавливает сигнал на их выходах в состояние логической единицы, то есть в состояние

"маркера", по которому фиксируется начало очередного цикла работы в арифметическом блоке 5.

По фронту сигнала С с первого выхода распределителя 1, на тактовый вход которого непрерывно поступают синхроимпульсы С со входа синхронизации устройства, в регистр 3.1 адреса заносится базовый адрес набора коэффициентов, сформированный в шифраторе

2.3 адреса по значениям аргумента и номера функции, присутствующих на первом и втором его входах, связанных соответственно с выходами сдвигового регистра 2.1 и регистра 2.2, Тем же сигналом С, открывается для чтения первый блок 4.1 памяти и разрешается счетный режим первого счетчика 3.2.

По адресу, определяемому состоянием выходов регистра 3.1 адреса и первого счетчика 3.2 разрядов, разряды коэффициента а . с выхода первого

Nil блока 4.1 памяти поступают на второй вход первого умножителя 5.1, на первый вход которого приходят одноименные разряды аргумента с информацион1411775 ного выхода первого блока 2 преобразования кода, в котором знаковый разряд дополнительного кода аргумента по сигналу С«> с (N+3)-ro выхода рас- 5 пределителя 1 импульсов подается через элемент И 2,5 и элемент ИЛИ 2.7 на шину отрицательных цифр аргумента, а остальные разряды через элемент И

2.4 и элемент ИЛИ 2.6 подаются на ши-1р ну положительных цифр аргумента. При этом разряды аргумента последовательно считываются с выхода старшего разряда сдвигового регистра 2,1, сдвиг информации в котором производится 15 под действием импульсов С,„, поступающих на его тактовый вход с (N+2)- го выхода распределителя 1 импульсов.

Через К, тактов работы устройст- 2р ва на втором выходе распределителя 1 импульсов появляется сигнал С ., по которому разрешается счетный режим второго счетчика 3.2 и открывается второй блок 4.1 памяти, откуда начи- 25 нается считывание разрядов коэффициента а<„,1,; на второй вход первого сумматора 5.2, на первый вход которого поступают одноименные разряды произведения а„ . Х, задержанные на К, gp

"1i тактов в первом умножителе 5.1.

Еще через К тактов разряды результата сложения а .. + ая.- Х прихо.(М 1); j sJ дят на первый вход второго умножителя

5.1, на второй вход которого поступа- З5 ют соответствующие разряды аргумента, задержанные первым элементом 5,3 задержки.

Следующие каскады арифметического блока 5, блока 4 и блока 3 управления памятью работают аналогично.

Результаты вычислений поступают на вход второго блока 6 преобразования кода, причем положительные и отрицательные разряды результата заносятся в сдвиговые регистры 6.1 и 6.2 соответственно.

Разность положительной и отрицательной 1-разрядных частей результа 50 та, сформированная в вычитателе 6.3 в дополнительном двоичном коде, заносится по стробу С>, ñ (N+4)-го выхода распределителя 1 импульсов в регистр 6.4 результата и может быть считана с его выхода в течение сле55. дующих 1 тактов работы устройства в параллельном либо последовательном коде.

Периодичность вычисления значений функции в режиме конвейерной обработ— ки данных определяется временем считывания m-ðàçðÿäíoão аргумента иэ сдвигового регистра данных первого блока 2 преобразования кода, которое составляет Т = Т -,тп, где Т вЂ” период следования синхроимпульсов С.

Формула изобретения

I Устройство для вычисления функций, содержащее блок запоминания коэффициентов, блок управления памятью и арифметический блок, состоящий из

N умножителей и N сумматоров, причем первый вход первого умножителя является входом аргумента арифметическо -о блока, вход первого коэффициента арифметического блока подключен к первому выходу блока запоминания коэффициентов и является вторым входом первого умножителя, первый вход (К+1)-ro умножителя (К = 1,...,N-1) подключен к выходу К-ro сумматора, выхода а-го умножителя подключен к первому входу а-го сумматора (а = 1,...N) второй вход которого подключен к входу (а+1)го коэффициента арифметического блока и к (a+!)-му выходу блока запоминания коэффициентов, а выход N-ro сумматора является выходом арифметического блока, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет вычисления широкого класса функций и возможности использования операндов, представленных в дополнительном коде, в него введены распределитель импульсов, первый и второй блоки преобразования кода, причем входы кода аргумента и кода номера функции устройства подключены к соответствующим входам первого блока преобразования кода, выходы адреса набора коэффициентов и кода аргу-, мента которого подключены соответственно к адресному входу блока управления памятью и к входу аргумента арифметического блока, выход которого подключен к информационному входу второго блока преобразования ко— да, выход которого является выходом устройства, вход запуска которого подключен к первому управляющему входу первого блока преобразования кода и к входу запуска распределителя импульсов, выходы с первого по (N+1) — и которого подключены к соответствующим

5 !4117 управляющим входам блока управления памятью и блока запоминания коэффициентов, N+2 адр есных входа котор or o подключены к соответствующим выходам

5 блока управления памятью, тактовый вход которого является входом синхронизации устройства и подключен к входам синхронизации втор ого бл ока преобразования кода и распределителя импульсов, (N+2) -й и (N+3)-й выходы которого подключены соответственно к второму и третьему управляющим входам первого блока преобразования кода, а (N+4) -й выход распределителя импульсов подключен к управляющему входу второго блока преобразования кода, арифметический блок дополнитель— но содержит N-1 элемент задержки, причем вход первого элемента задержки 2О подключен к входу аргумента арифметического блока, вход каждого последующего элемента задержки подключен к выходу предыдущего элемента задержки и к второму входу соответствующего 25 умножителя, а выход последнего элемента задержки подключен к второму входу N-го умножителя.

2, Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок управ- 1д ления памятью содержит регистр адреса и N+1 счетчиков, входы сброса которых подключены к соответствующим управляющим входам блока, адресный вход которого подключен к информационному входу регистра адреса, вход ( записи которого подключен к первому упрвляющему входу блока, выходы с первого по (N+1)-й которого являются выходами соответствующих счетчиков, 4О счетные входы которых объединены и подключены к входу синхронизации блока, (N+2) †.й выход которого подключен к выходу регистра адреса, 45

3 ° YcTpoHGTHo no п ° 1, o T л H ч а ю щ е е с я тем, что блок запоминания коэффициентов сьдержит N+1 блоков памяти, вход разрешения считывания и вход адреса разряда каждого из которых подключены к соответствующим управляющим и адресным входам блока, (И+2)-й адресный вход которого подключен к объединенным между собой входам адреса коэффициента

55 каждого блока памяти, выходы которых являются соответствующими выходами блока .

4. Устройство по п. 1„ о т л и ч а ю щ е е с я тем, что первый блок преобразования кода содержит шифратор адреса, два элемента И, два элемента

ИЛИ, сдвиговый регистр аргумента и регистр номера функции, выходы которых подключены соответственно к первому и второму входам шифратора адреса, вьжод которого является адресным выходом блока, первый управляющий вход которого подключен к объединенным между собой первым входам первого и второго элементов ИЛИ, выходы которых являются соответственно выходами положительных и отрицательных цифр аргумента и подключены к информационному выходу блока, второй управляющий вход которого подключен к тактовому входу сдвигового регистра аргумента, выход старшего разряда которого подключен к первому входу первого элемента И и прямому входу второго элемента И, инверсный вход которого подключен к второму входу первого элемента И и является третьим управляющим входом блока, входы кода аргумента и кода номера функции блока подключены соответственно к информационным входам сдвигового регистра аргумента и регистра номера функции, а выходы первого и второго элементов

И подключены к вторым входам соответствующих элементов ИЛИ.

5. Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что второй блок преобразования кода содержит два сдвиговых регистра, вычитатель и регистр результата, вход записи которого является управляющим входом блока, вход синхронизации которого подключен к объединенным между собой тактовым входам первого и второго сдвиговых регистров, информационные входы которых являются соответственно шинами положительных и отрицательных цифр результата и подключены к информационному входу блока, выход которого является выходом регистра результата, информационный вход которого подключен к выходу вычитателя, первый и второй входы которого подключены соответственно к выходам первого и второго сдвиговых регистров.

1 11 7 75

Фиг,1

14 11775

Составитель М.Силин

Редактор Н.Бобкова Техред А. Кравчук Корректор Э.Лончакова

Заказ 365б/46 . Tapаж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5 твенно-полигра4ическое предприятие, r. Уигород, ул:. Проектная 4

Производстве