Устройство для приема и обнаружения комбинации двоичных сигналов
Изобретение относится к технике связи и может использоваться в устройства.х обработки дискретны.х сообщений для обнаружения составной комбинации при неизвестно.м моменте ее нрихода в потоке двоичных сигналов и образованной из частичных комбинаций, случайно выбираемых из алфавитов комбинаций известного вида. Цель изобретения - повышение быстродействия устройства. Устройство содержит ко.ммутаторы 1, 2, регистры сдвига 3.1...3.L , блоки памяти 4.1...4.L, 5. сумматор 6, пороговый элемент 7, регистр 8 D-триггеры 9, 10. программатор 11, счетчик 12, элемент НЕ 13, элемент И 14, входы 15, 16, выходы 17 - 22 програ.мматора 1 I, входы устройства: информационный 23, тактовые 24-28, управляющие 29, 30, входы данных 31, 32, выход 33 устройства. Программатор 11 содержит счетчик, группу элементов сравнения, группу элементов И, первый, второй, третий и четвертый элементы И, су.мматор 41, блок ера- .внения, регистры, D-триггеры, элементы З.Л- ПРЕТ, элементы И-НЕ, распределители. Сумматор 6 содержит сумматоры. Быстродействие устройства повышается за счет получения корреляционных кодов одновременно для всех слов выборочной комбинации с помощью табличных корреляторов, реализованных на основе блоков памяти, параллельно-последовательного суммирования «5 (Л
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИК
„,Я0„„1413656 А 1
<51) 4 G 08 С 19/28 чс р а.- т
1 ) г г
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4178609/24-24 (22) 08.01.87 (46) 30.07.88. Бюл. ¹ 28 (72) A. Ф. Кулаковский (53) 62! .328(088.8) ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (56) Авторское свидетельство СССР
¹ !156!10, кл. G 08 С 1.9/28, 1984. (54) УСТРОЛСТВО ДЛЯ ПРИЕМА И ОБНАРУЖЕНИЯ КОМБИНАЦИИ ДВОИЧНЫХ СИГНАЛОВ (57) Изобретение относится к технике связи и может использоваться в устройствах обработки дискретных сообщений для обнаружения составной комбинации при неизвестном моменте ее прихода в потоке двоичных сигналов и образованной из частичных комбинаций, случайно выбираемых из алфавитов комбинаций известного вида.
Цель изобретения — повышение быстродействия устройства. Устройство содержит ком23 мутаторы 1, 2, регистры cäâèãà 3.! ...3.L, блоки памяти 4.1...4.1, 5, сумматор 6, пороговый элемент 7, регистр 8 D-триггеры 9, 10. программатор 11, счетчик 12, элемент HF
13, элемент И 14, входы 15, 16, выходы 17—
22 программатора 11, входы устройства: информационный 23, тактовые 24 — 28, управляющие 29, 30, входы данных 31, 32, выход
33 устройства. Программатор 11 содержит счетчик, группу элементов сравнения, группу элементов И, первый, второй, третий и четвертый элементы И, сумматор 41, блок сра.внения, регистры, D-триггеры, элементы ЗАПРГТ, элементы И вЂ” НЕ, распределители.
Сумматор 6 содержит сумматоры. Быстродействие устройства повышается за счет получения корреляционных кодов одновременно для всех слов выборочной комбинации с помощью табличных корреляторов, реализованных на основе блоков памяти, |араллельно-последовательного суммирования
1413656 корреляционных кодов комбинационными сумматорами, а также за счет уменьшения временных затрат внешнего устройства, работающего на программирование последнего. Коды слов вы борочной комбинации с выходов регистров
3 поступают на адресные входы блоков Iiaмяти 4 и считывают на их выходы корреляционные числа, равные числу информационHblx позиций, на которых данное слово выборочной комбинации совпадает с соответствующим словом эталона. Решение об обнаружении комбинации принимается пороговым элементом 7, если сумма корреляционных чисел не меньше порога. В случае со1
Изобр(T(ни(. ОтноситсЯ к связи и мОже! исп0ль к1ваться в устройствах обработки дискр THbfx сообщений для обнаружения состав1 ой комбинации при неизвестном момеlfте c IlpHxoда в потоке двои IHbfx сигналов и ооразовапной из частичных комбинаций. случайно выбираемых из алфавитов комбинаций известного вида.
Цельк> изобретения является повышение быстродействия устройства.
На фи1. 1 показана структурная схема предлагаемого устройства; на фиг. 2 — - структур1ая схема программатора; на фиг. 3 структурная схема сумматора; на фи1. 4 временные диаграммы входных и дBoH(нь х сигналов и первых тактОвых импульсов; на фиг. 5 — расположение масок и эталонов частичных комбинаций в блоке 5 памяти.
Устройство для приема и обнаружения комбинации двоичных сигналов (фиг. 1) содержит коммутаторы 1, 2, регистры сдвига 3.1, ..., 3.1 блоки памяти 4.1,...,4.1 5, сух11атор 6, пороговый элемент 7, регистр 8, D-триггеры 9, 10, программатор 11, счетчик
12, элемент НЕ 13, элемент И 14, входы 15, 16, выходы 17 — 22 программатора 1, информационный вход 23, тактовые входы
24-- 28, управляющие входы 29, 30, входы
31--32 данных устройства, выход 33 устройства.
Программатор 11 (фиг. 2) содержит счетчик 34, группу элементов сравнения 35.1, ., ЗО
35.m, группу элементов И 36.1,...,36.m, первый, второй, третий и четвертый элементы И
37 — -40, сумматор 41, блок 42 сравнения, регистры 43, 44, D-триггеры 45, 46, элементы
ЗАПРЕТ 47, 48, элементы И вЂ” НЕ 49, 50, распределители 51, 52. 35
Сумматор 6 (фиг. 3) содержит сумматоры 53, включенные IIO параллельно-последовательной схеме. ставной комбинации, образованной из частичных комбинаций, случайно выбираемых из алфавитов KQMQHHBUHH известного вида, обнаружение осуществляется путем считывания из блока памяти 4 результатов сравнения по методу максимального правдоподобия слов выборочной комбинации эталонам соответствую(цих алфавитов частичных комбинаций. Из внешнего устройства загружаются в блок 5 только эталоны и маски алфавитов частичных комбинаций, используя которые программатор 11 формирует таблиць. корреляционных кодов и загружает их н блоки памяти 4. 1 з.ll. ф-лы, 5 и, .
Устроиство работает следующим образом
В рабочем режиме устройство анализирует поток принимаемых двоичных сигналов, c0IlpoBoiKId(.мых тактовыми имп льсами, в каждом TdKToBoxi интервале (интервал между сосе llIHìH тактовыми импульсами) вычисляет корреляционное число, равное числ1 информdliионных Iloзиции, на K010рhlх выборочная комбинация совпадает с этазoном (вариантом составной комбинации } и формирует решение об обнаружении комбинации, если это число не меньц(е порога.
При этом обнаружение составной комбинации ос) ществляется путеxf сравнения слов выборочной комбинации с алфавитами частичных комбинаций и принятия решения о присvIE каждой частичной коибинацип по методу максимального правдоподобия.
Составная комбинация на передающей стороне представляет собой последовательность S =- Ь, Ь„.,.,Ь„частичных комбинации. при этом i-и частичная комбинация (1=1, 2, ..., L) случайным образом выбирается из ал фавита 1а„,, d,-,, ..., d, ;j. обьемом ji част I«Hblx комбинаций известного вида, т.(.
bi F а;,, а,,,..., А,,) . Все частичные комбинации имеют одинаковую длину (число разрядов) (и, поэтому все реализации (варианты) составной комбинации имеют одинаковую длину Х=гпl Часть из ITI позиций (разрядов) частичной комбинации может быть неинформационной для обнаружителя и должна искгпочаться из ана;1иза.
Принимаемые двоичные сигналы в виде последовательнос ги элементарных посылок
«О», «1» (фиг. 4) поступают по информационному входу 23 на первый информационный вход регистра сдвига 3.1. На тактовый вход 24 поступают синхронизированные с двоичными сигналами первые тактовые импульсы (фиг. 4). В рабочем режиме D-триг1413656 гер 10 находится B состоянии «О», логического «О» с ег0 прямого выход3 поступает HB управляющий вход коммутаторы
1, регистров сдвига 3.1...., 3.1 и переводи( последние в режим сдвига, а кочмутытор
1 — в режим связи его выхода с Bx0«»I
24. Указанные регистры c LBH I а являютс 51
m-разрядными и соединены последовательно путем связи выхода старшего p3«pst;(3 регистра сдвига 3.1 (! (1) с информационным входом ре! истра сдвига 3.!+ 1. 0
Слова выборочной комбинации с выходов регистров сдвига 3.1, ..., 3.1 поступают параллельным кодом на адресные Bx(>L(>I блоков памяти 4.1, ..., 4.1 и считывак>т пы их выходы содержимое адресуемых ячеек. Ячейки каждого блока памяти 4.1, ..., 4.L образуloT тао IHIIó корреляционных кодов, предcTBB;i5IK)IILHx числа информ ационных позиций, на K0Topb>tx адрес ячейки совпадает с наиболее близкой к нему комбинацией (эталоном) алфавита частичной комбинации. В результате на выходы блока памяти
4.i(i =1, 2, ..., L) считывается KOg числа tittформационных позиций, на которых 1-е cëîво выборочной комбинации совпадает с наи- 35 более близким к нему эталоном алфавиты
i-й частиной комбинации. Например, для эталонов 101 х 0011, 010 х 1100 алфавиты частичной комбинации (символ х означает неинформационнуlo позицию, исключыечую из анализа) для слова 10100011 выборочнои комбинации н3 выхоl блока памяти считывается код числа 7, для слова 0101100 выборочной комбинации — также код числа У (указанные слова совпадают с соответствующими эталонами алфавита на всех семи 45
И t t (fl O P ill 3 t L H O I I I I bi X П О 3 И Ц И Я Х ), 3 ДЛ Я С. 10 B B
10101100 выборочной комбинации — код числа 4 (так кык это слово совпадает с наиболес близким к печу вторым эталоном алфави (и на ч Thtpcx информационных позиILH5t X)
Коды корреляционных чисе t c Bt ixo (ов блоков памяти 4.1> ..., 4.1 поступают на соответствующие входы сумматора 6, который
Bi„13е" ll3 вторые входы порогового элсчен1
1t0H IHE,« > ИпфОРХ(31(>l itl III>! X ПО«нпий. ПЫ
T0pi>lX в>,!бо,>очи;!5! KO(i(>IIII It(Its! COBIIB:Ld(>T ( н;>ибо,l((. ();III«ки .>и к неи BTct, !Оными d.!фавитов ч<)с! И litl>ix комбинаций. Если это >пело и (. х! с Н Ы11е I I Op 0 I 0 i>0 i. О I H E, l 3, (. О. ((. р ж ы и ((. I (>C H
B Рег>«. тР(8, TO floPOI OB(>lit э.(СEIE ll l (1>ОР >! и Р>— (. Т lid C ROE 1!i! XE);LE (Игti;!,1 0(>Itl E 0сты l311011 ком Оtl н <1!(п и. котоPbl и «IB;IE 1 ся B D-трипер !) «(с.(м!Оп(их! т(thi(>III, им>II >,1ЬСОХ>, ПОС1 V!1 3K)II(3 >! ItП! ВХО,( с f>x0.(3 24, и выдается ны вых()д 33 хегpойстна.
Сумматор 6 (фиг. 3) осуществляет !!арыллельно-последовательное суммирование h0дов чисел, постуlldk)1!LHx пы сп> вхо.(ы, с 110чощью сх мматоров 53. Каждый сx м чы гOp
53 является комбинационным сх чмытороч дву. чисел. При этом на каждой ступени !13рbl чисел, llîñòóïыющие с претыдуILLE и Tóпени, участвук)т в суxfifttpot)BI!IIII 0 LilOBpcчсчно, à IIO.Ixчсние схxl>I OT стхн IIH к сгнивЂ
llCНИ O X и(сCTB. ISIBTC51 lt()C10. LE)(3;ITC. Il>110.
11ерсстройка устройствы lid другу к> 0CTL1âÍ>, K) ком би наци!О Осх IIL(>(. TB. 151CTE sl 1l pOIРЫ Ч»111 РОIIЫ>I HCМ (. 1 0 1 и О. I И Ч IIЫ. hOPР(Х 15!) 0!)0 H.
>,.!Я ЭТОГО E. 113<13.13, II(IIP(>Phl 8351 P
pе)KH>1 (>бllырх rKИT(,15! и блОK i) II l >1 rl l II:«;I гружыются маски и эталоны аг!ф(!в!Г>ов шстичпых hOXIÎH f1311!Ill, «атсч llp01 рым чытор
11 формирусг таолицы hOpp(; lslllHOtllthIX h0Тов H «BCружыст Их l3 ().!OKH IIBXI rl l H 1. l, 4. 1. (1 ысh3 (хзх жи(дзЯ х КВ«3 н3 Я Hll(1>орч;1ЦИОННЫХ ПОЗИЦИИ IdE. 1 И<111011 KOXIOH1131111H: НЫ инфоРмационной IIO!lll(HH Ры«РЯ;(х(;!Сkи (>держит лоп>ческук> «1», iI<1 неипформыциопной позиции — логич cKHé «0»). .(ля загрузки xlifEОк и этыло!И>н ч;(с) ичи ых коч би ны цп и в(к ш псе уcTp()é E !.IIO (ll
ИЛИ). устанавливая их в с(>стояние «О».
Сигнал логического «О» с прямогo Bt>txo.(3
D-триггера 10 поступает ltd первый вход кочмутатора 2 и переводит после.(ний в рсжич связи ег0 вы. Ода с тактовым входом
26. 110сле этого внеп!Нес x còp()écTB0 осуll((>ствляет загрузку дынных в блок 5 !щчяти IIO
ыл!оритму: установка данных на входах 32
;( h3 О ПЗМЯТИ; 33ПИСb 33HttblX В О.(ОК 0 ПЗМ51ти подачей на еп> вход записи ичпх.!ьсы зыII HcH II 0 ты ктово(> Вхо.! х 2 > (дейку с адресом, рывныч 0:L«ржимох!х счет !ика 12, вы одами сое 1Hllclillot с адресными Rxo. Làìè блока 5 памяти); хвслич IIH(113 единицу адреса ячейки олокы 5 IIBXI51TH ll0 13 II LH XCH 8 0,1ОКС 5 l1 вс;((H I>l fl <1 (I>HI . ) длЯ и> = <3 (;(Г!Я ГравнепиЯ 113 фиГ. 4 пока« 1113 1413656 соответствующая фиг. 5 составная комбинация S=a„a„, ..., а, в потоке принимаемых < двоичных сигналов). Данные располагаются в ячейках с адресами от О до U — 1, где N — сумма чисел масок и эталонов всех алфавитов частичных комбинаций. Разряды Π— 7 (в общем случае от О до m — — 1) являются разрядами масок и эталонов, разряд 8 (в общем случае m) содержит признак маски (в разряде логический «О») или эталона (в разряде логическая «1»). Разряд 9 (в общем случае m+1) содержит признак llpoдолжения (в разряде логический «О») или окончания (в разряде логическая «1») алфави ra частичной комбинации. Разряд 10 (в общем случае (m+2) содержит признак продолжения или окончания алфавитов составной комбинации (в разряде соответственно логический «0» или «1»). Для каждой частичной комбинации первой следует маска. затем эталоны ее алфавита. Возможен случай, когда отдельным эталонам может предшествовать своя маска (см. Н3 фиг. 5 содержимое для L:é частичной комбинации). Разряды маски, отвечающие информационным или нсинформационным позициям, содержат соответственно логическую «1» или логический «О». Число входов (выходов) блока 5 памяти равно m+3, число S его адресных входов равно числу разрядов двоичного кода ! 1 и сл а Ul1 . Для программирования табличных корре ляторов внешнее устройство устанавливает на управлякнцем входе 29 команду пуска в виде HII Ilvльса логического «0», которая 1 I t i «T y t t 3 c T 1l 3 и х о д i c T a H o a H H «1» D - триггера 10 пепосре IcTBcíío, устанавливая его в cocTItItItHe «1», и на вход установки «0» счетчика 12 через элемент И 14, устанавливая счетчик 12 в состояние «О». Сигнал логической «1» с прямого выхода D-триггера 10 1юступает на управляющий вход коммутаторов 1, 2, регистров 3.1, ..., 3.1. в результате чего последние переводятся в режим параллельной записи, коммутатор 1 переводится t3 режим связи его выхода с выходом 19 программатора 11, коммутатор 2 — в режим связи Io выхода с выходом 18 программатора !. Сигнал логической «1» с прямого выхода D-три1чера 10 поступает по входу 6 в программатор 1! и запускает распределитель 51 tto его установочному входу. разре1пает работу с цтчика 34 по его входу установки «О», проходит через элемент И 39 и запуска T распределитель 52 tlo его устан11вочному входу, открывает элементы И 40, ЗАПРЕТ 48. Г1рп этом Н3 Bhtxo 1е элеме1 l(lH И 40, ЗА11РЕТ 48 устанавливается сигп11л логической «1», разрешающий по входу установки «0» работу регистра 44, D-триггера 45 (последние и счетчик 34 были установлены в состояние «0», когда D-триггер 10 находился в состсгинии «О»). 5 10 Запущенный распределитель 51 формирует из тактовых импульсов, поступающих на его тактовый вход по тактовому входу 28, три последовательности распределенных во времени и пространстве импульсов, при этом первыми, вторыми и третьими следуют импульсы соответственно на первом, втором и третьем выходе распределителя 51. Импульсы е третьего выхода распределителя 5! проходят на выход 18 программатора и через коммутатор 2 — — «a суммирующий вход счетчика !2, обеспечивая тем самым последовательное считывание ячеек блока 5 памяти на входы !5 программатора 11, задействованные следующим образом: разряды от 0 до m — подключены к соответствуюгцим входам данных регистра 43 и первым входам элементов сравнения 35.1, ..., 35.m группы, вторые входы KoTopt tx соединены с соответствуюпсими выходами счетчика 34; m-й разряд подключен к инверсному входу элемента ЗАПРЕТ 47 для выделения признака маски и входу элемента И 37 для выделения признака эталона; (m 1-1) -й разряд подключен к входу элементов И 38, И-HE 49 для выделения признака окончания алфавита частичной комбинации; (гп +2)-й разряд подклю ен к информационному входу D-триггера 46 для выделения признака окончания алфавитов составной комбинации. Процессы программирования протекают следующим образом. Первой из ячейки с адресом 0 блока 5 113M RTH cLtHTbIB3ETcH 3t3cK3 (c>t. фиг. 5), IlpHзнак которой открывает элемент ЗАПРЕТ 47. Маска записывается в регистр 43 импульсом, поступающим на его тактовый вход с первого выхода распределителя 51 через элемент ЗАПРЕТ 47. Импульс с третьего выхода распределителя 51 увеличивает на единицу содержим ое счетчика 12, обеспечивающего считывание из блока 5 памяти первого эталона первой частичной комбинации, который сравнивается в поразрядных элементах сравнения 35.1, ..., 35.m группы с содержимым счетчика 34 (в данном случае — с числом О), имитирующим слово выборочной комбинации. На выходе каждого из указанных элементов сравнения формируется логическая «1» при совпадении или логический «О» при несовпадении содержимого сравниваемых разрядов слова выборочной комбинации и эталона частичной комбинации. Результаты сравнения поступают на первые входы 1горазрядных элементов И группы 36.1. 36.п1, на вторые входы которых поступает маска с выходов регистра 43. Маскированные результаты сравнения суммируются сумматором 41, формирующим на своих выходах код числа информационных II03Hций, на которых слово выборочной комбинации совпадает с эталоном частичнои комбинации. Если это число больше числа О в регистре 44, то блок 42 сравнения, на вхо141365б ды которого подключены выходы сумматора 41 и регистра 44, формирует сигнал логической «1», поступающей на информационный вход D-триггера 45. Этот сигнал записывается в D-триггер 45 в момент поступления на его тактовый вход через элемент И 37 импульса с первого выхода распределителя 51. Возникающий при этом положительный перепад напряжения на прямом выходе указан ного три ггера воздействует на тактовый вход регистра 44 и записывает в него код числа, поступающего с выходов сумматора 41 на входы данных регистра 44. Одновременно с этим импульс с выхода элемента И 37 проходит через выход 19, коммутатор 1 на тактовый вход регистров сдвига 3.1, ..., 3 l и записывает в них слово выборочной комбинации, содержащееся в счетчике 34, выходы которого подключены к входам данных указанных регистров сдвига. Следующий затем импульс с второго выхода распределителя 51 инвертируется элементом ЗАГ1РЕТ 48 и устанавливает в «О» D-триггер 45. Следующий затем импульс с третьего выхода распределителя 5! снова увеличивает на единицу содержимое счетчика 12, обеспечивающего считывание из блока 5 памяти следующего эталона первой частичной комбинации, который аналогичным образом сравнивается с тем же словом выборочной комбинации. Если при этом окажется, что второй эталон более сходен со словом выборочной комбинации, чем Ilepвый эталон, то в регистр 44 будет записан код числа информационных позиций, на которых слово выборочной комбинации совпадает с вторым эталоном (запись в регистр 44 будет произведена с помощью импульса с первого выхода распределителя 51 описанным образом) . Если считываемый эталон является последним в алфавите первой частичной комбинации, то соответствующий признак откроет элемент И 38, через который пройдет импульс с второго выхода распределителя 51 на тактовый вход распределителя 52. Выделенный при этом на первом выходе распределителя 52 импульс поступит на вход записи блока памяти 4.1 и запишет в него содержимое регистра 44, выходы которого подключены через выходы 2! к входам данных блока памяти 4.1. Запись будет произведена в ячейку с адресом О, так как до этого в регистр сдвига 3.! из счетчика 34 был переписан код числа О. Следующий затем импульс с третьего выхода распределителя 51 пройдет через элемент И-НЕ 49 (также открытый признаком окончания алфавита частичной комбинации), элемент И 40 и установит в «О» регистр 44. Аналогичным образом будут произведены сравнение того же слова выборочной комбинации с эталоном второй частичной комбинации и запись в блок памяти 4.2 по адресу О кода числа информационных пози5 ! О Ци й, I!if котоРы. это с. f 0130 сО 3fld.1ilcт 0 на и00,1cе б.1изh1!м h немl эталоном llз а,1фавl!та второй частичной комбинации. Распределение записи при этом обеспечивается р lcпределителем 52. После сравнения дан!гого слова выборочной комбинации с алфавитом последней частичной комбинации flðèзffifh окончания алфавитов составной комбинации запишется в D триггер 46 в момент действия на его тактовом входе импульса с второго выхода распределителя 51, в результате чего откроется элемент И-HE 50 и импульс с третьего выхода распределителя 51 пройдет через элемент И-НЕ 50 на суммирующий вход счетчика 34, через элемент И 39 — на установочный вход распределителя 52, и через выход 17, элемент И 14 — на вход установки «О» счетчика !2. Далее распределитель 52 начнет работать с исходного состояния, аналогичным образом будет производиться сравнение алфавитов составной комбинации с очередным словом выборочной комбинации (в данном случае — с кодом числа ) и запись корреляционных кодов в ячейки с адресом блоков памяти 4.1, ..., 4.! Г1рограммирование табличных корреляторов будет производиться для всех m-разрядных наборов слов выборочной комбинации. т. е. 10 переполнения счетч и ка 34, призна ком чего является переход его старшего разряда из логической «1» в логический «О». Этот сигнал с выхода старшего разряда счетчика 34 проходит через элемент HE 13 на тактовый вход D-триггера 10 и записывает в него сигнал логического «О» с собственного информационного входа. Сигнал логического «О» с прямого выхода D-триггера 10 переводит обнаружитель в рабочий режим описанным образом и останавливает программатор 11, блокируя распределители 51, 52. Повышение быстродействия устройства комбинации двоичных сигналов по сравнению с прототипом достигается не менее чем в 1 раз за счет получения корреляционных кодов одновременно для всех слов выборочной комбинации с помощью табличных корреляторов, реализованных на основе блоков памяти. а также за счет параллельно-последовательного суммирования коррекляционных кодов. Кроме того. уменьшаются временные затраты внешней микроЭВМ или микропроцессора на программирование устройства в Г:2 ))х), раз, так как в устройствепрототипе для каждой частичной комбинации требуется загружать результаты сравнения эталонов ее алфавита со всеми двоичными переборами слова выборочной комбинации, а в предложенном устройстве только маски и эталоны частичных комбинаций. Форм ула изобретен!. я !. Устройство для приема и обнаружения комбинации двоичных сигналов, содержа1413656 )О 10 шее первый и второй блоки памяти, выходы второго блока памяти соединены с первыми соответствующими входами сумматора, пороговый элемент, первая группа входов которого подключена к соответствующим выходам регистра, первые входы которого являются первыми входами устройства, первый D-триггер, первый и второй коммутаторы, первый вход первого коммутатора является вторым входом устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены регистры сдвига, L — 1 вторых блоков памяти, программатор, второй Р-триггер, элементы И и НЕ, первый информационный вход первого регистра сдвига является третьим информационным входом устройства, тактовый вход первого D-триггера объединен с первым входом первого коммутатора, информационный вход первого D-триггера соединен с выходом порогового элемента, выход первого коммутатора подключен к тактовым входам регистров сдвига, второй вход первого коммутатора соединен с первым выходом программатора, вторые информационные входы регистров сдвига подключены к вторым выходам программатора, объединенные третий вход первого коммутатора, первый вход второго коммутатора и управляющие входы регистров сдвига соединены с выходом второго ()-триггера, который соединен с первым входом программатора, выходы каждого регистра сдвига подключены к соответствующим адресным входам соответствующих блоков нам яти, последний выход ка ждого регистра сдвига соединен с первым информационным входом последующего регистра сдвига, информационные входы вторых блоков памяти подключены к третьим выходам программатора, управляющие входы вторых блоков памяти соединены с соответствующими четвертыми выходами программатора, выходы 1.— 1 вторых блоков памяти подключены к соответствующим вторым входам сумматора, выходы которого соединены с соответствую щи м и вторым и входам и порогового элемента, второй вход регистра является четвертым входом устройства, второй вход второго коммутатора является пятым входом устройства, третий вход второго коммутатора подключен к пятому выходу программатора, выход второго коммутатора соединен со счетным входом счетчика, нулевой вход которого подключен к выходу элемента И, выходы счетчика соеди нен ы с соответствующим и адресным и входами первого блока памяти, информационные входы которого являются шестыми входами устройства, управляющий вход первого блока памяти является седьмым входом устройства, выходы первого блока памяти соединены с соответствующими вторыми входами программатора, шестой выход которого подключен к первому входу эле15 55 мента И, объединенные второй вход элемента И и вход второго D-триггера являются восьмым входом устройства, объединенные третий вход элемента И и единчный вход второго триггера являются девятым входом устройства, информационный вход второго D-триггера является нулевым входом устройства, тактовый вход второго D-триггера подключен к выходу элемента НЕ, третий вход программатора является десятым входом устройства, вход элемента НЕ соединен со старшим разрядом вторых выходов llpoграмм атора. 2. Устройство по и. 1, отличающееся тем, что программатор содержит счетчик, группы элементов сравнения, группы элементов И, сумматор, блок сравнения, первый и второй регистры, первый и второй D-триггеры, первый и второй распределители, первый, второй, третий и четвертый элементы И, первый и второй элементы ЗАПРЕТ и первый и второй элементы И-HF., объединенные первые входы первого распределителя, третьего элемента И, второго элемента ЗАПРЕТ, четвертого элемента И и счетчика являются первым входом программатора, первые входы соответствующих элементов сравнения обьединены с одноименными информационным и входам и первого регистра, объединенные первые входы первого элемента ЗАПРЕТ и первого элемента И, обьединенные первые входы второго элемента И и первого элемента И-НЕ, первый вход второго D-триггера являются соответственно вторыми входами программатора, второй вход первого распределителя является третьим входом программатора, первый выход первого распределителя соединен с вторыми входами первого элемента ЗАПРЕТ и первого элемента И, второй выход подключен к вторым входам второго элемен" à И, второго элемента ЗАПРЕТ и второго D-триггера, выход первого элемента И соединен с первым входом первого 1)-триггера и является первым выходом программатора, выходы счетчика соединены с вторыми входами элементов сравнения и являются вторыми выходами программатора, выход каждого элемента сравнения подключен к первому входу соответствуюгцего элемента И, вторые входы элементов И соединены с соответствующими выходами первого регистра, выходы элементов И t-,oäêëþ÷åíû к соответствую цим входам сумматора, выходы которого соединены с соответствующими ичформационны..и входами второго регистра и первыми входами блока сравнения, выход которого f101. ключен к второму входу первого D-триггера, третий вход которого соединен с выходом второго элемента ЗАПРЕТ, т-актовь и вход второго регистра подключен к выходу первого 1).триггера, нулевс и вхоj второго регистра соединен с выходом четвертого;ле! 413656 22 Фиг. 2 мента И, выходы второго регистра подключены к соответствующим вторым входам блока сравнения и являются третьими выходами программатора, выходы второго распределителя являются четвертыми выходами программатора, третий выход первого распределителя подключен к объединенным первому входу второго элемента И-НЕ и второму входу первого элемента И-HE и является пятым выходом программатора, выход второго элемента И-HE coединен с вторыми входами третьего элемента И и счетчика и является шестым выходом программатора. выходы второго и третьего элементов И соединены соответственно с первым и вторым входами второго распределителя, выход первого элемента ЗЛ11РЕТ подключен к тактовому входу первого регистра, выходы первого элемента И-НЕ и второго триггера соединены соответственно с вторыми входами четвертого элемента И и второго элемента И-HE. iI * ! 53 1 зяс 44 %) Ж 8.5 Ин 7И1 va4 ШОВ жилое ячейки ппмипп пп рпзряйпи 1098 76 54Д 210 Ирес ячедко narrsmv 1 Фиг. Х Составитель И. Фокина Редактор М. Банд>ра Техред И. Верс с корректор Б Ь тяга Заказ 3 788/53 Тираж 558 Г1одииснос БНИИПИ Государстве ного комитета СССР ио дела и изо61теT(. нии и открытии 113035, Москва, Ж--35, Раугнская на6., д..Г 5 Производственно-полиграфическое ирсдириятие, г. Ужгород. i.r. 11росктиая. Г ,-4 fIf1 — 5 N — 2 A/1 - 1 000 1 1 1011 11 0o1(1 0 1 00 011 011 010 11 1 00 000 11 1 11 11 011 000111 11 001 11 000 1 j 1 0 0 0l) 1 1 1 1 0 1 111 0011 1000 Нагнацение спйржцтгп ячейки памяп и %аикц пепйпц" цасщцчнпи кпнйнпцци 3шаИн of1 перЫ чпстичнпйкпмйинаицц 3п алон l7>> ц конец аясра50та пероац части чноп комбинации Ипска йтрпй часп10чнпц камйцнаиии 3п1аЯОН УД 6п1прпц частцчнпО кпмпинации 3тпон ар и конец алра5шпа птпрпц часпшчноп комбинации ИОиа зпалона 0 > Ей часп Очна ам5инпции с Г77ОЛОН О<у 1 и ЧаС!ПОЧНпц КОМ00НОЦ00 Р1аскц пшалпна Ц L-и vacmuv ou кпмпиНпцци 3monge g<> v конец плрапита Z-и чпс шчнпи кпмйинпииц
