Многоканальное устройство приоритета

 

Изобретение относится к цифровой технике и может быть использовано для организации доступа к коллективно используемому ресурсу. Целью изобретения является повышение достовер(ности распределения сигналов запросов, поступающих по случайному закону. Многоканальное устройство приоритета содержит регистр 7, N элементов И первой группы, (N-1) элементов ИЛИ 4 первой группы, N элементов И 5 второй группы, (N-J) элементов ИЛИ 6 второй группы и первую 2 и вторую 3 группы элементов Задержки. При поступлении группы входных сигналов сигнал наибольшего приоритета блокирует на время своего действия остальные сигналы через триггеры 7 и последовательные цепи элементов ИЛИ 4 и 6. Причем блокирующие сигналы подаются на входы соответствующих элементов И 5, 1. 1 ил. &

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) (д1) 4 С 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСМОМУ СВИДЕТЕЛЬСТВУ

РихРА!

g-П

xoobt

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (2!) 4193254/24-24 (22) 09,02,87

;(46) 23.08.88. Бюл. 11 31 (72) Л.В.друзь и Ю.П.Рукоданов (53) 68l ° 325(088.8) (56) Авторское свидетельство СССР

И ll80894, кл. G 06 F 9/46, 1985.

Авторское свидетельство СССР

У !070555, кл. G 06 F 9/46, 1984. (54) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ПРИОРИТЕТА (57) .Изобретение относится к цифровой технике и может быть использовано для организации доступа к коллективно используемому ресурсу, Целью изобретения является повышение достоверности распределения сигналов запросов, поступающих по случайному закону.

Многоканальное устройство приоритета содержит регистр 7, N элементов И 1 первой группы, (N-1) элементов ИЛИ 4 первой группы, N элементов И 5 второй группы, (N-l) элементов ИЛИ 6 второй группы и первую 2 и вторую 3 группы элементов задержки, При поступлении группы входных сигналов сигнал наибольшего приоритета блокирует на время своего действия остальные сигналы через триггеры 7 и последовательные цепи элементов ИЛИ 4 и 6.

Причем блокирующие сигналы подаются на входы соответствующих элементов

И 5, l. l ил.

1418717

Изобретение относится к цифровой вычислительной технике и может быть (.использовано для организации доступа к коллективно используемому ресурсу, Целью изобретения является повышение достоверности распределения сигналов запросов, поступающих по случайному закону.

На чертеже приведена схема устрой- 10 ства.

Устройство содержит элементы И 1., группы, элементы 2,3 задержки, первой ц второй групп, элементы ИЛИ 4 группы,, элементы И 5 группы, элементы ИЛИ 6 15 группы, регистр 7, группу входов 8, группу выходов 9 устройства..

Каждый предыдущий вход устройства имеет более высокий приоритет по отношение к последующим входам, наивыс- 20 ший приоритет имеет вход 8-1.

Устройство работает следующим об:разом, При .отсутствии запросов на входах 8 устройства, на выходах 9 присут 25 ствуют нулевые потенциалы и все элементы И 5 подготовлены к открыванию нулевыми уровнями сигналов с выходов соответствующих элементов ИЛИ 6. При поступлении сигнала,на вход 8-1 пер1 вый разряд регистра 7 устанавливается в единичное состояние по переднему фронту тактового импульса, открывается элемент И 5-1 и сигнал с его вьиода проходит на выход 9-1 устройства, на инверсный вход элемента И 1-1 и че" рез последовательную цепь элементов

ИЛИ 4--1 4-2 на инверсные входы всех. последующих элементов И 1 -2 .1-(n l), закрывая эти элементы И, Таким обра- 40 зом, блокируются цепи всех последующих входных сигналов, имеющих более низкий приоритет, Такое состояние устройства удерживается во .все время действия сигнала на входе 8-1. При 45 поступлении в это время сигналов на выходы 8-1, а затем 8-3 в соответствующих тактах устанавливаются в единичное состояние второй и третий разряды регистра 7 и открываются элемен-50 ты И 5-2, 5-3. Сигнал с выхода элемента И 5-2 через элемент ИЛИ 4-1 удерживает в закрытом состоянии все последующие элементы И 1-2...,1-(n-1) и подготавливает к открыванию элемент И 1-1. Кроме того, этот сигнал через элементы 2-1 и 3-1 задержки подается на соответствующие входы элементов И 1-1 и ИЛИ 4-1. Наличие элемента 2, задержки в цепи одного из входов каждого иэ элементов И 1 обеспечивает задержку его выходного сигнала на время Т1 относительно сигнала, действующего с выхода элемента 5, при закрывании каждого элемента И 1 эта задержка не действует и время выходного сигнала в этом случае определяется только временем задержки Тэ самого элемента И 1 ° Наличие элемента 3 задержки в цепи одного из входов каждого элемента ИЛИ 4 обеспечивает задержку его выходного сигнала на время Т2 после снятия сигнала, действующего на выходе соответствующего элемента И 5, при открьвании каждого элемент.а ИЛИ 4 эта задержка не действует и время задержки выходного сигнала в эт м случае определяется только времен м задержки Тэ самого элемента ИЛИ 4. Величины за-. держки Tl Т2 выбираются из соотношения Т2, Тl ь ТЭ (2n-3), где и - число входов устройства. Сигнал на выходе 8-3 проходит через элемент И. 5-3, подготавливает к открьванию элемент

И 1-2 и через элемент ИЛИ 4-2 продолжает удерживать в закрытом состоянии все последующие элементы И 1 -.3, И 1-(n-1), После снятия сигнала на входе 8-1 в соответствующем такте сбрасывается первый разряд регистра 7, снимается сигнал с выхода элемента И 5-1 и запрещающий сигнал с ин

I версного входа элемента И l"1. Приоритет на выход иэ сигналов на входах 8-2 и 8-3 получает сигнал 8-2, который приходит с выхода элемента

И 5-2 .через элемент И l-1 на выход 9-2 устройства. Кроме того, сиг-. нал с выхода элемента И l-1 через элемент ИЛИ 6-l закрывает предыдущий элемент И 5-1, блокируя тем самым цепь входа сигнала 8-l.

При одновременном поступлении на входы устройства нескольких сигналов, например на входы 8-2 и 8-3, разряды 2 и 3 регистра 7 устанавливаются в единичное состояние по переднему фронту одного и того же тактового импульса. При этом одновременно формируются сигналы на выходах элементов

И 5-2 и 5-3, которые подаются на входы соответствующих элементов И l-1 и 1-2. Однако эти элементы И 1-1 и 1-2 могут открыться только с за;. держкой, определяемой элементами 2-1 и 2-2. При этом сигнал с выхода эле14187

Многоканальное устройство приори-.. тета, содержащее N-разрядный регистр, (N- число запросных входов устройства, (N-1) элементов И первой группы и (N-2) элементов ИЛИ первой группы, первый прямой и инверсный входы первого элемента И первой группы соеди-. 40 нен соответственно с первым и вторым входами первого элемента ИЛИ первой группы, первый прямой вход каждого

К-ro элемента И первой группы (К=2, N-1) соединен с первым входом К-ro 45 элемента ИЛИ первой группы, выход каждого М-го элемента ИЛИ первой группы (M=) N-3) соединен с инверсным входом (M+1)-ro элемента И перВОй группы и ВтОрым ВхОДОм (М+1) ГО 50 элемента ИЛИ первой группы, выход (N-2)-го элемента ИЛИ первой группы мента И 5-2 через элемент ИЛИ 4-1 блокирует инверсный вход элемента

И 1-2, сигнал 8-3 и все последующие сигналы. Таким образом, из двух сиг-, налов 8-2 и 8-3, поступивших одновре.менно, приоритет на выход получает сигнал 8-2,, имеющий более высокий приоритет. Если во время действия сигнала 8-2 на входы 8-1 и 8-2 поступают )0 сигналы, то сигнал 8-1 не проходит через элемент И 5-1, который через элемент ИЛИ 6-1 закрыт сигналом с выхода элемента И 1-1. После снятия сигнала 8-2 закрывается элемент И 1-1, 15 однако элемент ИЛИ 4-1 остается открытым на время действия элемента 3-1 задержки. При этом продолжает блокироваться цепь сигнала 8-3, а с элемента И 5-1 через элемент ИЛИ 6-1 сни-20 мается сигнал .блокировки, Приоритет на выход получает сигнал 8-1.

Таким образом, каждый входной сигнал, получивший разрешение на выход, блокирует во время своего действия все предыдущие и последующие сигналы, а по окончании его действия приоритет на выход получает сигнал, имеющий больший приоритет из сигналов, посту" пивших во время действия данного сиг- 30 нала.

Формула и з обретения

17

4 соединен с инверсным входом (N-1)-го элемента И первой группы, о т л и— ч а ю щ е е с я тем, что, с целью повышения достоверности распределения сигналов запросов, поступающих по случайному закону, в него введены (N-1) элементов И второй группы, (N-2) элементов ИЛИ второй группы, первая и вторая группы элементов задержки, регистр выполнен на D-триггерах,.D-входы которого являются запросными входами устройства, а С-вход регистра соединен с тактовым входом устройства, j-й разряд выхода регистра (j=1, N-1) соединен с прямым входом j-ro элемента И второй группы, N-й разряд выхода регистра соединен непосредственно с первым прямым входом и через (N-1)-й элемент задержки первой группы — с вторым прямым входом (N-1)-го элемента И первой группы, выход первого элемента И второй. группы является первым выходом устройства и соединен с инверсным входом первого элемента И первой группы, выход i-ro элемента И второй группы (i=2, Н-1) соединен непосредственно с первым прямым входом и через (i-1)-й элемент задержки первой группы — с вторым прямым выходом (i-1)-ro элемента И первой группы и через (i-1)-й элемент задержки второй группы — с третьим входом (i-l)-ro элемента ИЛИ первой группы, выход каждого F-го элемента И первой группы (F=1, N-2) является (F+1)-м выходом: устройства и соединен с первым Входом

F-.ãî элемента .ИЛИ второй группы, выход (N-1)-ro элемента И первой

t группы соединен с N"м выходом устройства и инверсным входом (N-1)-ro элемента И второй группы и вторым входом (N-2)-ro элемента ИЛИ второй группы, выход каждого К-го элемента ИЛИ второй группы соединен с вторым входом (К-1)-го элемента ИЛИ второй группы и инверсным входом К-ro элемента И второй группы, выход первого элемента

ИЛИ второй группы соединен с инверсным входом первого элемента И второй группы,