Устройство для обмена данными между процессором и периферийными устройствами

 

Изобретение относится к вычислительной и измерительной технике и может быть использовано при построении устройств управления вычислительных или контрольно-измерительных микропроцессорных систем. Целью изобретения является сокращение аппаратурных затрат устройства и ра сширение его функциональных возможностей. Указанная цель достигается тем, что в устройство , содержащее генератор синхроимпульсов , память команд, память данных, таймер и два элемента И-НЕ, введены третий элемент И-НЕ и коммутатор сигналов управления. 4 ил.

СОЮЗ СОВЕТСКИХ соцИАлистичесних

РЕСПУБЛИК

09) (11) А1

yg4G06F 13 24

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4173569/24-24 (22) 04.01.87 (46) 23.08.88. Бкл. У 31 (71) Специальное конструкторское бюро

"Виброприбор" (72) А.А. Вяльшин и М.И. Недузжо (53) 681.325(088.8) (56) Авторское свидетельство СССР

9 1129602, кл. G 06 F 13/00, 1984.

Авторское свидетельство СССР

У 1167615, кл. С 06 F 13/24, 1984. (54) УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ

МЕЖДУ ПРОЦЕССОРОМ И ПЕРИФЕРИЙНЫМИ

УСТРОЙСТВАМИ (57) Изобретение относится к вычисли- тельной и измерительной технике и может быть использовано при построении устройств управления вычислительных или контрольно-измерительных микропроцессорных систем. Целью изобретения является сокращение аппаратурных затрат устройства и расширение его функциональных возможностей. Указанная цель достигается тем, что в устройство, содержащее генератор синхроимпульсов, память команд, память данных, таймер и два элемента И-НЕ, введены третий элемент И-НЕ и коммутатор сигналов управления. 4 ил.

Изобретение относится к вычислительной и измерительной технике и может быть использовано при построении устройств управления вычислительных или контрольно-измерительных микропроцессорных систем.

Целью изобретения является сокращение аппаратурных затрат, На фиг. 1 представлена блок-схема устройства; на фиг. 2 — функциональные схемы коммутатбра сигналов управления; на фиг. 3 — периферийное устройство ввода информации с клавиатуры; нф фиг. 4 — блок-схема алгоритма про- граммы ввода информации и клавиатуры.

Устройство содержит (фиг. 1) генератор 1 синхроимпульсов, шину 2 времЕнной синхронизации микропроцессора, процессор 3, адресную шину 4, информационную шину 5 и шину 6 управления процессора 3, первый элемент И-HE 7, вТорой элемент И-НЕ 8, память 9 команд, память 10 данных, таймер 11 третий элемент И-HE 12, вход 13 запро- 5 са прерывания, коммутатор .14 сигналов управления, выход 15 управления устройства.

Коммутатор 14 сигналов управления содержит (фиг. 2) группу элементов ИЛИ 14-1, ..., 14-п.

Устройство ввода информации с клавиатуры содержит (фиг. 3) буферный регистр 16 клавиатуры, элемент

ИЛИ 17, элемент ИЛИ 18, буферную память 19 клавиатуры, клавиши 20 кла- 35 виатуры.

Процессор 3 (фиг. 1) состоит из микропроцессора 21, соединенных шинами 22 и 23 данных и управления с системным контроллером 24. 40

Устройство работает следующим образом..

В исходный момент, времени от устройства начальной установки на вход Сброс" (не показано) генератора 1 45 подается сигнал сброса микропроцессорной системы. Генератор 1 по шине 2 устанавливает счетчик команд микропроцессора 21 в нулевое состояние.

При снятии сигнала на входе "Сброс" генератора 1 под действием синхроимпульсов, поступающих по шине 2, начинается приращение содержимого счетчика команд микропроцессора 21 после выполнения каждой команды на единицу. При этом в начале каждого машинного цикла микропроцессор 21 вырабатывает "Слово состояния", выдаваемое на шину 22 данных совместно

27 2 с сигналом Синхро", который по шине

2 через генератор 1 синхроимпульсов поступает на вход синхронизации системного контроллера 24 и записывает в его внутренний регистр "Слово состои яния . Далее под действием сигналов на шине 23 управления на выходе системного контроллера 24, соединенном с шиной 6 управления процессора 3, устанавливаются сигналы, соответствующие "Слову состояний", а внутренний двунаправленный буфер системного контроллера 24 устанавливается либо на пропускание информации с информационной шины 5 на шину 22 данных и затем в микропроцессор 21, либо из микропроцессора 21 по шине 22 данных на информационную шину 5.

Состояние счетчика команд в цикле выборки команды выдается на адресную шину 4, в циклах ввода или вывода информации на адресную шину 4 выдается адресная комбинация, определяемая типом выполняемой команды.

Для разделения адресного пространства при адресации памяти 9 команд и остального оборудования используется один из старших разрядов адресной шины 4 (например, AB 14) .

При установке на адресной шине 4 устройства адреса, в котором разряд

АВ 14 равен нулю, производится выборка кода команды из памяти 9 команд, так как указанный вьппе разряд адресной шины 4 соединен с входом выборки памяти 9 команд и тем самым подключа : ет ее к информационной шине 5 устройства, на которую выдается содержимое соответствующей ячейки этой памяти, определяемой кодовой комбинацией на адресных разрядах, например, АВ О...

АВ 13 адресной шины 4 устройства. Папять 10 данных используется для хранения промежуточных результатов данных и представляет собой оперативное запоминающее устройство с произвольной выборкой информации. При записи информации в память 10 данных процессор 3 выставляет на адресной шине 4 код адреса, у которого разряд АВ 14 установлен в единицу (это необходимо для того, чтобы память 9 команд в это время в режиме "Не выбрано"), другой разряд, например, АВ 13 также установлен в единицу. В этом случае на выходе элемента И-НЕ 7 устанавливается нулевой потенциал, который, поступая на вход выборки, устанавливает память 10 данных в режим "Выбрано". ны в единицу, так как только в этом случае на выходе элемента И-НЕ 8 устанавливается нулевой потенциал, который, поступая на вход выборки таймера 11, устанавливает его в режим

"Выбрано".

Тактирование таймера 11 осуществляется по входу синхронизации синхроимпульсами с уровнями ТТЛ-схем, поступающими с выхода генератора 1.

Обмен информацией с периферийным оборудованием осуществляется по информационной шине 5, адресной шине 4, а также под управлением сигналов на выходе 15. Особенность работы коммутатора 14 заключается в том что, когда происходит обмен информацией между процессором 3 и одним из внутренних блоков устройства (память 9 команд, память 10 данных или таймер

11), на выходах устанавливаются единичные потенциалы. При этом ни одно из периферийных устройств к информационной шине 5 не подключается.

Это достигается тем, что при установке нулевого потенциала в разряде

АВ 14 шины 4 или на выходах элементов И-НЕ 7 либо 8, на выходе элемента И-НЕ 12 устанавливается единичный потенциал, который на выходе 15 устанавливает единичные потенциалы.

При обмене данными с периферийным оборудованием, например клавиатурой, на адресном выходе устройства, образованном хотя бы частью адресных ли30

3 141 87

Процессор 3 выставляет на информационную шину 5 информацию, подлежащую записи в память 10 данных и по сигналу на линии "Запись в память" шины 6 управления, поступающему на вход "Разрешение записи" памяти 10 данных, записывается в ячейку памяти

10 данных, определяемую кодовой комбинацией на адресной шине устройства. 10

Таймер 11 предназначен для отсчета необходимых временных интервалов.

Обмен информацией между процессором 3 и таймером 11 осуществляется по информационной шине 5 под воздействием сигналов, поступающих на входы

"Чтение" и "Запись" таймера 11 соответственно с линией "Чтение памяти" и "Запись в память шины" 6 управления.

При этом разрядами, например, АВ 8 и

АВ 9 адресной шины 4 определяется внутренний регистр, участвующий в обмене информацией, а разряды АВ 14 и, например, АВ 12 должны быть установле27

4 ний шины 4 адреса устанавливается кодовая комбинация, достаточная для адресации к конкретному устройству, например в разрядах AB 1 и АВ 2 устанавливаются нулевые потенциалы, а во всех остальных разрядах — единичные потенциалы.

На информационной шине 5 устройства устанавливается кодовая комбинация, которая должна быть записана в буферном регистре 16 (фиг. 3). При этом на выходе элемента ИЛИ 17 устанавливается нулевой потенциал, который поступает на вход выбора режима буферного регистра 16 и устанавливает последний в режим записи.

С появлением сигнала (для приведенного примера) на линии "Запись в память" на выходе 15, поступающего на вход синхронизации буферного регистра 16, последний записывает информацию с информационной шины 5 в свой внутренний регистр.

Для считывания информации о состоянии клавиш 20 адресная комбинация на адресной шине 4 остается неизменной. С появлением сигнала на линии

"Чтение памяти", поступакзцего вместе с адресными разрядами AB Ои АВ 1, на выходе элемента ИЛИ 18 устанавливается нулевой потенциал, который в свою очередь поступает на вход выбора кристалла буферной памяти 19 и подключает ее выходы к информационной шине

5. Производя периодический опрос состояния клавиш 20 клавиатуры анализируется наступление момента их нажатия. При необходимости опрос клавиатуры может осуществляться через механизм прерывания, но это приводит к дополнительным аппаратным затратам при реализации клавиатуры.

Таким образом, устройство позволяет сократить количество адресных разрядов на выходе устройства, так как, используя например, только линии Запись в память", нЧтение памяти" на выходе 15 позволяет применить одну и ту же кодовую комбинацию на адресной шине 4 для записи и чтения информации из периферийных устройств, Алгоритм функционирует следуяцим образом (фиг. 4).

А 1. Осуществляется считывание содержимого канала таймера 11 и анализируется на предмет окончания счета.

А 2. Если счет таймером 11 не окончен, то в А 3 осуществляется вы1418727

20 ход из программы опроса кпавиатуры, в противном случае происходит опрос клавиатуры.

А 4. Обнуляется первый регистр микропроцессора 21, чтобы организовать счет числа опрошенных строк клавиш клавиатуры, а во втором регистре микропроцессора 21 устанавливается код, в котором нуль присутствует только в одном разряде, соответствующем первой строке клавиш клавиатуры.

А 5. Содержимое второго регистра микропроцессора пересылается в буферный регистр 16 клавиатуры.

А 6, Производится считывание информации о состоянии клавиш 20 в первой строке клавиатуры из буферной памяти 19 клавиатуры в третий регистр микропроцессора 21.

А 7. Если считанный код не содержит нулей, то клавиши 20 в строке не нажаты.

А 8. Сдвигается нуль во втором регистре.

А 9. Счетчик строк в первом регистре увеличивается на единицу.

А 10. Анализируется, прошло ли число сдвигов, равное числу строк, если да, то в А 12 запускается таймер 11 и в А 10 осуществляется выход из под30 программы опроса клавиатуры (нажатых клавиш 20 не было), если нет, то цикл повторяется, начиная с метки М i (А 1I113. Переход к метке М 1).

А 14. Если в строке клавиша 20 на- 35 жата, то путем поразрядного анализа осуществляется поиск нуля в разрядах третьего регистра, при этом число шагов поиска подсчитывается в четвертомрегистре и является информацией о столбце, в котором нажата клавиша 20.

А 15. На основании информации во втором и четвертом регистрах получаем координаты нажатой клавиши 20 (номер строки и номер столбца). 45

А 16. Из ОЗУ считывается информация о предыдущих состояниях нажатой клавиши 20 в пятый регистр.

А 17. Информация обновляется и возвращается в соответствующую ячейку 50

ОЗУ.

A 18. Запускается таймер 11 и программа переходит к обработке информации с учетом изменившихся данных.

Формула изобретения

Устройство для обмена данными между процессором и периферийными устройствами, содержащее генератор синхроимпульсов, первый выход которого является выходом устройства для подключения к синхронизирующему входу процессора, а второй выход подключен к синхровходу-таймера, память команд и память данных, адресные входы которых образуют вход устройства для подключения к адресной шине процессора и периферийных устройств, первый и второй элементы И-НЕ, первые и вторые входы которых соединены с входом устройства для подключения к адресной шине процессора, а выходы соединены соответственно с входами выборки памяти данных и таймера, информационные входы-выходы которых и выход памяти данных образуют вход-выход устройства для подключения к информационной шине процессора, причем вход выборки памяти команд соединен с входом устройства для подключения к адресной шине процессора, вход разрешения записи памяти данных и входы записи и чтения таймера образуют вход устройства для подключения к шине управления процессора, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, устройство содержит третий элемент И-НЕ и коммутатор сигналов управления, причем первый и второй входы третьего элемента И-НЕ соединены соответственно с выходами первого и второго элементов И-НЕ, а третий вход — с входом устройства для подключения к адресной шине процессора, выход третьего элемента И-НЕ соединен с управляющим входом коммутатора сигналов управления, информационный вход и выход которого соединены с соответствуюпщми входом и выходом устройства для подключения к шине управления процессора и шинам управления периферийных устройств.

1418727

1418727

Фиг. 9

Составитель В. Вертлиб

Техред А.Кравчук Корректор А. Обручар

Редактор Н. Лазаренко

Заказ 4155/47

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4