Дешифратор для запоминающего устройства с резервированием

 

Изобретение относится к вычислительной технике и предназначено для использования в БИС запоминающих устройств. Целью изобретения является повышение быстродействия дешифратора для запоминающего устройства с резервированием. Дешифратор содержит основные формирователи 1 адреса, резервный формирователь 2 адреса, основной ключевой элемент 3, резервный ключевой элемент 4, элемент 5 блокировки. Основной и резервный ключевые элементы состоят из первого транзистора 11 и второго транзистора 12. Элемент блокировки состоит из первого транзистора 17, второго транзистора 18, третьего транзистора 19, четвертого транзистора 20, пятого транзистора 21 и шестого транз-истора 22. В ключевые элементы 3, 4 и элемент 5 блокировки введены конденсаторы 30 для регулирования скорости разряда узлов дешифратора, например, 31. 1 ил. S (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (51) 4 G 11 С 11/40. ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРИЧНОМУ СВИДЕТЕЛЬСТВУ.ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО.ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4168933/24-24 (22) 29.12 86 (46) 07 ° 10.&8. Бюл. В 37 (72) И.А.Хван, P.À.Àõìåäæàíîâ, А.С.Лушников и С.Н.Романов (53) 681.327.66 (088.8) (56) Заявка Японии N 56-36520, кл. G 11 С 29/00, опублик ° 1981.

Патент США У 4389715, кл. G 11 С 11/40, опублик. 1983. (54) ДЕШИФРАТОР ДЛЯ ЗАПОМИНАЮЩЕГО

УСТРОЙСТВА С РЕЗЕРВИРОВАНИЕМ (57) Изобретение относится к вычислительной технике и предназначено для использования в БИС запоминающих устройств. Целью изобретения является повышение быстродействия дешифратора для запоминающего устройства

„„80„„Н2Ы66 А 1 с резервированием. Дешифратор содержит основные формироватеЛи 1 адреса, резервный формирователь 2 адреса, основной ключевой элемент 3, резервный ключевой элемент 4, .элемент 5 блокировки. Основной и резервный ключевые элементы состоят из первого транзистора 11 и второго транзистора

12. Элемент блокировки состоит из первого транзистора 17, второго транзистора 18, третьего транзистора 19, четвертого транзистора 20, пятого транзистора 21 и шестого транзистора

22. В ключевые элементы 3, 4 и элемент 5 блокировки введены конденсаторы 30 для регулирования скорости разряда узлов дешифратора, например, 31.

1 ил. l 429166

Цзобретение Относится к вычислительной 1ехш.1 е и пред11азначено для использова111111 13 БИС запоминающих устро1йстп

Целью изобретения является повьш1ен1е быстродействия дешифратора для

131111ом1111ающегo устройства с резервиро33 111И Еl 1. и . I(;;pioæå показана схема предлаеo;1еп1 IVPато1> 1 .. . I ..111,".ратор содерж111 Основные форМ>1р1»>а1е 111 1 адреса, реэер1>н1>п1 фор1п1ро1>атель ? адреса, основные ключевые элементы 3, резервный ключевой элемент 4 и элемент 5 блокировки, Основной Формирователь 1 адреса и резервный Формирователь 2 адреса имеют

ocIloUlloil 6 и резервный 7 адресные

Входы, осно1ьные и резервный ключевые элементы име1,>т адресные входы 8, э>1ем. н т бл Ок11р Овкп — адр ес ньп1 вход

o;" но1;1н и 11 ре13ервн1гй формировате«1ц оса " уст<1110вочный Вход 10, ! " 1,>В им И j> ">3Ñ 1>1311Ь1й КЛЮЧЕВЫЕ ЭЛЕменты сос 1 Оя 1 иэ пор вогО 1 1 и ВтОрО го 12 тр1н.-.11сторов и имеют соответственно адреснь1е Выходы 13 и l4, Вход 15 является первым установочным входом Основных и резервных ключевых элементов, >3ход 16 — BTopb!N стано1>О lllbl>i входом Основного ключе-вого элем1.IITG Элемент блокировки состоит из первого 17, второго 1 ,8 третьего 19, четвертого 20, пятого

21 и шестого 22 транзисторов и имеет адресны11 вход 23 и установочный вход

24. 11а схеме также обозначены второи установочный вход 25 дешифратора„ прямой вход ?б и инверсныи вход 7

27 деш11фратора, шина 28 питания и шина

29 нулевого потенциала. В ключевые элементы 3 и 4 и элемент 5 блокировки введены конденсаторы 30 для регулирования скорости разряда, наприм р узлов 31 дешифратора.

Дешифратор работает следующим образом.

На адресные входы 6 подаются с входных инверторов (не показаны) комс ных 50 бш|ации прямых и инверсных адресных сигналов. Для каждого формирователя

1 имеется своя комбинация адресных сигналов, при которой на выходе формирователя появляется сигнал. но-55

Сигнал на адресном входе резервного формирователя 2 адреса подается с программируемого блока сравнения основного и резервного адресов (не показан) . Этот блок выполняяi две функции: запоминание адреса дефектного элемента накопителя и поразрядное сравнение кода входных инверторов с кодом адреса дефектного элемента накопителя, При совпадении этих кодов на соответствующий адресный вход 7 подается сигнал логического нуля, в противном случае — сигнал логической единицы. Если адреса совпадают на всех разрядах адреса, то выбирается резервная ячейка памяти.

В исходном состоянии «а первый и второй установочные входы 10 и 15 дешифратора подается сигнал логичес- кой единицы, на установочный вход 25 дешифратора, адресньп1 вход 6 основного формирователя 1 адреса, адресный вход 7 резервного формирователя

2 адреса, прямой и и", Påpoíbé адресные входы 26 и 27 дешифратора подают сигнал логического нуля.

В случае несовпадения кодов входных инверторов и кода адреса дефектной ячейки дешифратор работает следующим образом.

На первый установочный вход 10 дешифратора подается сигнал логичес- кого нуля. Затем с входных инверторов подается код адреса на адресные входы 6. У одного из основных формиро-. вателей 1 адреса, код которого соответствует коду входного инвертора,,на выходе присутствует сигнал логической единицы, при этом у остальных формирователей 1 на выходе — сигнал логического нуля.

На первом установочном входе 15 ключевого элемента 3 уровень логической единицы понижается до такой степени, чтобы он не был выше уровня напряжения на выходе основного формирователя адреса, но чтобы поддержать транзистор 11 в других элементах в

Открытом состоянии для разряда затвора второго транзистора 12 ключевого элемента.

В это же время на адресные входы

7 подается результат сравнения кода основного адреса с кодом адреса резервного элемента. Если эти адреса не совпадают, то результатом сравнения является сигнал логической единицы, и затворы транзистора 12 ключевого элемента, транзистора 21 и транзистора 19 элемента 5 блокировки разряжаются через резервный форчрователь 2 адреса до нулевого по14?9166 тенциала. Одновременно сигнал логической единицы подается на прямой

26 иди инверсный 27 адресные входы дешифратора и открывает второй (первый) транзистор 18 (17). Таким образом, транзистор 19 закрит, и его затвор разряжается до нулевого потенциала, а на затворе транзистора

20 остается логическая единица. Пос- lp ле этого на вход 25 подается логическая единица, которая через открытые ключевой трanэистор 20 и транзистор

12 заряжает выход 13 дешифратора до высокого потенциала только в выбранном элементе дешифратора.

При обращении по адресу дефектного основного элемента памяти, код адреса которого запомнен в блоке сравнения основного и резервного 20 адресов, дешифратор работает следующим образом.

Блок сравнения основного и резервного адресов подает на все резервные адресные входы 7 логический нуль. На 25 за.ворах транзисторов 12, 19 и 21 остается логическая единица. Затвор транзистора 20 через открытые транзисторы 18 и 19 разряжается до нулевого потенциала. Следовательно, на gp стоке транзистора 12 и на выходе 13 во всех основных элементах дешифратора остается логический нуль, который подддерживается при помощи открытого транзистора 21. Происходит блокировка выбора основных элементов памяти. Логическая единица, поданная после этого на вход 25 дешифратора через открытый ключевой транзистор

12 заряжает выход 14 дешифратора до 4р уровня сигнала на входе 25 дешифрато ра.

Ужгооод, ул. Проектная, 4

Работа дешифратора описана для и-канальных транзисторов. Аналогичное устройство может быть выполнено на транзисторах с каналом р-типа.

Формула изобретения

Дешифратор для запоминающего устройства с резервированием, содержащий основные и резервный формирователь адреса, адресные входы которых являются соответственно осиовйыми и резервным адресными входами дешифратора, ВНИИПИ Заказ 5132(48

Произв.-полигон. пр-тие, г. установочные входы оснозньм и резервного формирователей адреса объединены и являются установочным входом дешифратора, основные и резервный ключевые элементы, адресные входы которых соединены соо1ветственно с адресными выходами основных и резервного формирователей адреса, адресные выходы основных и резервного ключевых элементов являются соответстзенно основными и резервными адресными выходами дешифратора, первый установочный вход резервного ключевого элемента является вторым установочным входом дешифратора, элемент блокировки на первом и втором транзисторах, истоки которых объединены, третьем транзисторе, затвор которого является адресным входом элемента блокировки, четвертом ключевом транзисторе, затвор которого соединен с исто" ком третьего транзистора, пятом транзисторе, затвор, исток и сток которого соединены соответственно с затвором третьего, стоком четвертого и шиной нулевого потенциала дешифратора, шестом транзисторе, затвор которого является установочным входом элемента блокировки„ исток и сток соединены соответственно с шиной питания дешифратора и истоком третьего транзистора, установочный и адресный входы элемента блокировки соединены соответственно с установочным входом и адресным выходом резервного формирователя адреса, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия дешифратора, вторые установочные входы основньм и резервных ключевых элементов объединены и образуют третий установочный вход дешифратора, первые установочные входы основных и первый установочный вход резервного ключевьм элементов соединены соответственно со стоком и истоком четвертого транзистора элемента блокировки, стоки первого и второго транзисторов элемента блокировки соединены с шиной нулевого потенциала дешифратора, сток третьего транзистора соединен с истоком второго транзистора, затворы первого и второго транзисторов элемента блокировки являются соответственно прямым и инверсным входами дешифратора.

Тираж 590 Подписное