Дельта-кодер

 

Изобретение относится к автоматике и технике связи. Его использование в системах передачи информации с помощью дельта-модуляции позволяет повысить надежность функционирования дельта-кодера, который содержит компаратор 1, триггер 2, регистр 3 сдвига , элементы И 4-7, элементы ИЖ , 9, 9, реверсивный счетчик 10, кодопреобразователь 11, цифровой интегратор 12, дешифраторы 13, 14 и элементы НЕ 15, 16. Благодаря введению делителя 17 частоты, элемента 18 задержки и регистра 19 сдвига упрощается выполнение дельта-кодера, а также отпадает необходимость в до- .полнит ельном канале синхронизации при передаче. 2 ил.

СОЮЗ СОВБТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5g 4 Н 03 М 3/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4196250/24-24 (22) 17.02,87 (46) 07. 10.88, Бюл. У 37 (71) Рижский политехнический институт им.A.ß.Ïåëüøå (72) Г.Н.Котович и К.С.Комаров, (53) 621.376.56(088.8) (56) Авторское свидетельство СССР

9 1197088, кл. Н 03 M 3/02, 1984.

Авторское свидетельство СССР

9 1246379, кл. Н 03 M 3/02, 1984.

Авторское свидетельство СССР

Р 1290529, кл. Н 03 И 3/02, 1985. (54) ДЕЛЬТА-КОДЕР

{57) Изобретение относится к автоматике и технике связи, Его использо„.Я0„„1429321 А1 вание в системах передачи информации с помощью дельта-модуляции позволяет повысить надежность функционирования дельта-кодера, который содержит компаратор 1, триггер 2, регистр 3 сдвига, элементы И 4-7, элементы ИЛИ

8, 9, реверсивныи счетчик 10, кодопреобразователь 11, цифровой интегратор 12, дешифраторы 13, 14 и элементы НЕ 15, 16. Благодаря введению делителя 17 частоты, элемента 18 задержки и регистра 19 сдвига упрощается выполнение дельта-кодера, а также отпадает необходимость в до,полнительном канале синхронизации при передаче. 2 ил.

1429321

Изобретение относится к автоматиice и технике связи и может быть ис11ользовано в системах передачи информации с помощью дельта-модуляции.

Цель изобретения — повышение напежности функционирования.

На Фиг, 1 дана функциональная схема дельта-кодера; на фиг, 2 временные диаграммы сигналов на входе 10

И выходах элемента задержки.

Дельта-кодер содержит компаратор

1, триггер 2, первый регистр 3 сдвиi"a первый-четвертый элементы И 4-7, первый 8 и второй 9 элементы ИЛИ, реверсивный счетчик 10, кодопреобразователь 11, цифровой интегратор

12, первый 13 и второй 14 дешифраторы, первый 15 и второй.16 элементы

BE делитель 17 частоты, элемент 18 задержки и второй регистр 19 сдвига.

1 роме того, дельта"кодер имеет информационный 20 и тактовый 21 входы и выход 22.

Кодопреобразователь 11 выполнен. на блоке постоянной памяти и блоке мультиплексоров, подключающем к выходам кодопреобразователя 11 соответствующие выходы блока постоянной памяти но сигналам на его управляющих 30 вхоцах.

Цифровой интегратор 12 выполнен на арифметико-логическом блоке, цифроаналоговом преобразователе и буферном регистре, выходы которого подключены к входам цифроаналогового преобразо35 вателя и первым входам арифметико-логического блока, выходы которого соединены с информационными входами буферного регистра, управляющий вход которого является тактовым входом цифрового интегратора 12, вторые информационные и управляющий входы арифметико-логического блока и выход цифроаналогового преобразоватепя яв45 ляются соответственно информационными и знаковым входами и выходом цифрового интегратора 12.

Первый 13 и второй 14 дешифраторы спужат для индикации достижения реверсивным счетчиком 10 соответственно максимального и минимального значений (величины шага квантования).

Элемент 18 задержки по тактовым импульсам на входе (Фиг„ 2а) формирует на первом и втором выходах задержание. последовательности импуль-. сов (Фиг, 2б и в). Первый и второй выходы второго регистра 19 сдвига являются выходами его первого и последнего разрядов.

Первый регистр 3 сдвига, элементы

И 4 и 5 и элемент ИЛИ 8 представляет собой анализатор цифрового дельта-модулированного (ДМ) сигнала.

Дельта кодер работает следующим образом.

Цифровой ДИ-сигнал, образованный в результате сравнения входного Ц(k) и аппроксимирующего Б (t) сигналов компаратором 1 и дискретизации результатов сравнения триггером 2, последовательно заполняет разряды регистра 3 сдвига и анализирует элементы И 4 и 5, ИЛИ 8. Результаты анализа s виде цифрового сигнала записываются в регистр 19 сдвига и продвигаются в нем с приходом тактовых импульсов с входа 21. В каждом такте информация, записанная в регистр сдвига, через третий 7 и четвертый 8 элементыИ и второй элемент ИЛИ 9 воздействуют . на счетные входы реверсивного счетчика 10. Кроме того,. на третьи входы э,пементов И 7 и 8 поступают сигналы с гервого и второго выходов элемента

13 задержки, -на вход которого поступают тактовые импульсы., Сигнал на первом выходе элемента 18 задержки задержан (сдвинут) относительно входного сигнала на некоторое произвольное время .ь,, а сигнал на втором выходе элемента 18 задержки -„ на время с о причем < р но б (1 у где Т,1 — период тактовой частоты.

Таким образом„в каждом такте на третьи входы элементов И 7 и 8 поочередно (c интервалом p t = . — -, ) воздействуют сканирующие импульсы, переключая сначала информационный бит из первого разряда регистра 19 сдвига на вход прямого счета реверсивного счетчика 10 а затем информационный бит из последнего разряда регистра 19 сдвига на вход обратного счета реверсивного счетчика 20. Состояние реверсивного счетчика 10, таким образом, постоянно отражает плотность (соотношение единичных и нупевых пачек) цифрового ДИ-сигнала на некотором фрагменте (интервале), длительность которого определяется разрядностью регистра 6 сдвига. Длительность анализируемого фрагмента целесообразно выбирать в пределах

3-10 мс, что при тактовых частотах

16-32 кГц позволяет выбирать разряд10

35

55

142 ность регистра,19 сдвига в пределах

50-300, в зависимости от конкретной тактовой частоты и требуемой инерционности адаптации. Кодовая комбинация на выходах реверсивного счетчика

10 в дальнейшем используется для формирования конкретного шага квантования (двоичного числа, отображающего шаг квантования) на выходе кодопреобраэователя 11. Восстановление аппроксимирующего сигнала происходит при помощи цифрового интегратора.

Дешифраторы 13 и 14 в совокупности с первым 15 и вторым 16 элементами НЕ создают цепи блокировки "крайних" состояний реверсивного счетчика 10

B режиме холостого хода и кратковременной перегрузки кодера для устранения сбоев, связанных с перегрузкой реверсивного счетчика 10.

Делитель 17 частоты и второй элемент ИЛИ 9 используют для очистки реверсивного счетчика 10 от результатов воздействия шумов и сбоев в цифровом ДМ -сигнале. Коэффициент деления делителя 17 частоты целесообразно выбирать таким, чтобы импульсы, посту.пающие время от времени на вход обратного счета реверсивного счетчика

10 (и уменьшающие двоичное число на его выходах), не оказывали определяющего влияния на величину шага квантования при передаче полезного сигнала, но позволяли счетчику 10 освобождаться от результатов сбоев (a не накапливать их в течение всего времени работы). На практике коэффициент деления рекомендуется выбирать в пределах 10-20, что конкретно зависит от "зашумленности" канала связи.

Таким образом, благодаря способу управления величиной шага квантования в цепи компандирования в дельта-кодере без дополнительного синхроканала обеспечивается требуемая для нормальной работы подстройка (адаптация) шага квантования по параметрам передаваемого сигнала. Отпадает необходимость в дополнительном канале синхронизации, что приводит к повышению стабильности работы за счет отсутствия принципиальной воэможности сбоев в синхронизации, сокращения аппаратуры сиихронизации и уменьшения до минимума времени вхождения в синхронизм на приемной стороне.

Предлагаемый дельта-кодер (в частности, его цепь адаптации) име " бо9321 лее простое выполнение, чем известный, что, в свою очередь, также обусловливает лучшую стабильность и надежность.

Формула изобретения

Дельта-кодер, содержащий компаратор, первый вход которого является . информационным входом дельта-кодера, выход компаратора соединен с информационным входом триггера, выход которого подключен к информационному входу первого регистра сдвига, знаковому входу цифрового интегратора и является выходом дельта-кодера, прямые и инверсные выходы разрядов первого регистра сдвига соединены с входами соответственно первого и второго элементов И; выходы которых подключены к входам первого элемента

ИЛИ, второй элемент ИЛИ, реверсивный счетчик, выходы которого подключены к входам кодопреобразователя, выходы которого соединены с информационными и входами цифрового интегратора, выход которого подключен к второму входу компаратора, первый и второй дешифраторы, выходы которых соединены через одноименные элементы НЕ с пер- выми входами соответственно третьего и четвертого элементов И, выход третьего .элемента И подключен к входу прямого счета реверсивного счетчика, тактовые входы триггера, первого регистра сдвига и цифрового интегра-. тора объединены и являются тактовым входом дельта-кодера, о т л и ч а юшийся тем, что, с целью повышения надежности функционирования, в дельта-кодер введены второй регистр сдвига, элемент задержки и делитель частоты, вход которого объединен с входом элемента задержки и тактовым входом второго регистра сдвига и подключен к тактовому входу дельтакодера, выход первого элемента ИЛИ соединен с информационным входом второго регистра сдвига, первый и второй выходы которого подключены к к вторым входам соответственно третьего и четвертого элементов И, первый и второй выходы элемента задержки соединены с третьими входами соответственно третьего и четвертого элементов И, выходы делителя частоты и четвертого элемента И подключены к первому и второму входам второго элемента ИЛИ, выход которого соединен

5 1429321 6 с входом обратного счета реверсивного с входами первого и второго дешифсчетчика, выходы которого соединены ратора.

Составитель О. Ревинский

Редактор О. Головач Техред Л.Олышык Корректор С. Черни

Заказ 51.44/56 Тираж 929 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушскан наб,, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4