Устройство для распределения заданий процессорам

 

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных системах . Целью изобретения является повьшение быстродействия. Устройство для распределения заданий про ,цессором содержит шифратор условий .запуска, регистр сдвига, регистр готовности , регистр готовности процессоров , преобразователь числа единиц в двоичньш код, триггер квитанции , два элемента И, двз элемента Ш1И-НЕ, два элемента задержки, два одновибратора, две группы из N элементов И, группу из К одновибраторов. Устройство позволяет с по- .моя1ью шифратора условий запуска определить оптимальный вариант реализации алгоритма РОПТ как функш-пот числа свободных процессоров jVcg, кода макрооперации, типа выполняемой операции, размеров матриц, над которыми проводятся макрооперации и при |Чсб г /Ч„ин I Мин определяется для каждого РОПТ таблицей истинности шифратора условий запуска, не простаивая, начать обслуживание заявки. 1 ил. i СЛ

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) 51) 4 G 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,„;

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 4240215/24-24 (22) 05.05 ° 87 (46) 15.11.88. Бюл. У 42 (71) Таганрогский радиотехнический институт им. В.Д, Калмыкова (72) Е.И. Чернов и В.И. Гудков (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 866560s кл. G 06 F 9/46, 1981.

Авторское свидетельство СССР

У 1095181, кл ° G 06 F 9/46, 1984. (54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ

ЗАДАНИЙ ПРОЦЕССОРАИ (57) Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных системах. Целью изобретения является повьппение быстродействия. Устройство для распределения заданий про,цессором содержит шифратор условий запуска, регистр сдвига, регистр готовности, регистр готовности процессоров, преобразователь числа единиц в двоичный код, триггер квитанции, два элемента И, два элемента

ИЛИ-НЕ, два элемента задержки, два одновибратора, две группы из N элементов И, группу из И одновибраторов. Устройство позволяет с помошью шифратора условий запуска определить оптимальный вариант реализации алгоритма Р0пт как функции от числа свободных процессоров p

)437863

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных системах.

Целью изобретения является повышение быстродействия устройства, На чертеже изображена схема устройства.

Устройство содержит группу входов

l 4 кода задания устройства, одновибратор 5, шифратор 6 условий запуска, группу элементов И 7, группу выходов 8 кода вектора микропрограммы устройства, вход 9 опроса устройства, элемент И 10, регистр 1) сдвига, регистр 12 готовности, триггер

13 квитанции, элемент ИЛИ-НЕ 14,. группу элементов И 15, элемент И 16, элемент ИЛИ-НЕ 17, элемент 18 задержки, одновибратор 19, группу одновиб раторов 20,. выход 2) подтверждения начала обслуживания устройства, элемент 22 задержки, группу входов 23 количества свободных процессоров устройства, регистр 24 готовности 25 процессоров, преобразователь 25 числа единиц в двоичный код, группу выходов 26 устройства.

Перед началом работы устройства регистры сдвига ll и готовности )2 30 содержат во всех разрядах логические "0" триггер 13 квитанции находится в нулевом состоянии, регистр

24 готовности процессоров содержит код, единичные разряды которого соответствуют свободным процессорам многопроцессорной системы, которой управляет данное устройство на выходах преобразователя 25 числа единиц в двоичный код, двоичный код, соответствующий количеству свободных процессоров р ь, на входе опроса 9 логический О", который запирает элемент И 10, на выходе элемен.та ИЛИ-НЕ 14 логическая "!", которая подготавливает прохождение квитанции триггера 13 квитанции через элемент И 16 и запирает элемент ИЛИ-НЕ

l 7,,используемый как схема И, управляемая логическими нулями, что выключает генератор импульсов, состоящий из элемента ИЛИ-НЕ 17, одновибратора 19, элемента 22 задержки, на входе сдвига регистра ll сдвига логический "0", элемент 18 задержки выдает на выход 21 устройства логический

"0 íà (N+) )-м выходе шифратора условий запуска 6 произвольный сигнал (0-1), на выходе одновнбратора 5 логический "О", который, поступая на вторые входы группы элементов И 7, запирает элементы И этой группы, все элементы И 15 группы заперты логическими "0" регистра ll сдвига, подаваемыми на первые входы элементов И 15 группы, что не позволяет группе одновибраторов 20 вырабатывать импульсы.

В первый момент времени работы устройства на группу входов 1 устройства поступает код операции КОП, на группу входов 2 поступает код типа пперации ТОП, характеризующий типы операндов (операнды-матрицы, операнды-вектора, операнды-матрица/вектор, операнды-матрица /скаляр и т.д. ), на группы входов 3 и 4 поступают коды— размеры матриц-операндов, соответствующие операнду большей размерности. Формат адреса, поступающего на вход шифратора 6 условий запуска, имеет следующий вид: (топ 1 () КОП

По сформированному адресу выбирается код варианта реализации макрокоманды, имеющей следующий формат:

ВМ P» P где „ — код, в котором количество единиц равно количеству необходимых процессоров;

ВМ вЂ” вектор микропрограммы, реализующей макрокоманду для устройства управления процессоров;

P — бнт подтверждения неравенства, В следующий момент времени 1.> на вход 9 опроса подается логическая

"1". Если в этот момент количество единиц в коде p < меньше количества единиц в коде р» что бит P содержит нуль и в устройстве ничего не происходит до тех пор, пока процессоры, выставляя сигналы "Свободен" на входы 23 устройства, не установят в регистре 24 готовности процессоров такой код, что количество единиц в ,коде )йсЬ станет больше или равно количеству единиц в коде p» . В этом случае бит Р содержит единицу, которая пропускается через элемент И !О, а также инициирует выработку единичного импульса одновибратором 5. Единичз 143786

IlblA импульс, выработанный одновибратором >, открывает все элементы И 7 группы. Код с количеством единиц из регистра 24 готовности процессоров переписывается в регистр 12 готовности ° После этого изменение сигналов на группе входов устройства не влияет на работу устройства.

Изменение сигнала на выходе элемента И 10 с "0 в "1 устанавливает триггер 13 квитанции в "1" и квитанция с выхода триггера 13 квитанции через элемент И 16 поступает на вход записи регистра ll сдвига. Изменение сигнала на входе записи регистра 11 сдвига с "0" на 1" переписывает код с первого по N-й выходов шифраора 6 условий запуска в регистр il сДвига. Так как весовой коД !11н в Ре- 20 Pс,= Л!сВ -1 + (/Чсл - 4 (!!и;,) гистре сдвига не ранен нулю, элемент

ИЛИ-HE 14 вырабатывает на своем выходе логический "0". Код ря открыва— ет те элементы И группы элементов И

15, которые соответствуют разрядам кода р<, содержащим единицы.

В следующий момент времени логический "0", выработанный элементом

ИЛИ-НЕ 14, запирает элемент И 16 и отпирает схему И по нулям (элемент

ИЛИ-HE 17). Через интервал времени д на выходе элемента 18 задержки появляется логическая l"", которая сбрасывает триггер 13 квитанции в

"О", подготавливая его к выработке квитанции на новую заявку.

Логические "1", выработанные элементами И 15 группы, запускают соответствующие одновибраторы группы од- новибраторов 20 и сбрасывают разряды регистра 24 готовки процессоров, соТ2. т =г +(+ У

2 — ьелъ + 1- ео + 4 1 ответствующие совпавшим единицам разрядов регистров сдвига 11 и готовности 12.

35 01 нч-(+ ((H1-$ (pC/.1- ) э

1 = 1 !макс,, 55 где p „, — код, содержащийся в регистре ll сдвига к началу момента времени t<, В следующий момент времени единичные импульсы, выработанные группой одновибраторов 20, поступая на группу входов установки в "0" регистра

1l сдвига и группу входов установки в "0" регистра 12 готовности, устанавливают в регистре 11 сдвига код.

1,-л; — код, содержащийся в регист(ре 12 готовности к началу момента времени текущий номер сдвига реги5 стра 11 сдвига, — момент времени, соответствующий появлению на выходе одновибратра 19 i-го (импульса при обслуживании одной заявки,;

N — максимальное количество сдвигов в регистре 11 сдвига, за которое происходит

15 выделение процессоров одной заявки.

В регистре 12 готовности устанавливается код в «

Логическая "1", сформированная на выходе элемента ИЛИ-НЕ 17, запускает

25 одновибратор 19, который вырабатывает единичный импульс сдвига.

В следующий момент времени t; единичный (i+1)-й импульс, выработанный одновибратором 19, сдвигает со30 держимое регистра 1! сдвига: все fl„, х 2, 1 где i+1 определяет временной интервал ч+1 i

tl+ 4 T1t(— 1+2При этом генератор, состоящий из элемента ИЛИ-НЕ 17, одновибратора 19, элемента 22 задержки, введен в режим генерации импульсов. Период колеба40 ний генератора где: < — длительность задержки эле.— лъ мента 22 задержки;

45 2Π— длительность импульса, выработанного одновибратором.

Если на выходе элемента 18 задержки выработан единичный импульс, то тригS0 гер 13 квитанции устанавливается в

"0". Длительность задержки элемента

18 задержки

; . М !.!лз где 7 — длительность задержки распространения сигнала от первого входа записи регистра

11 сдвига до входа элемента

19 задержки.!

4378бЗ

Устройство приняло заявку, чему соответствует единичный импульс на выходе 21 устройства,и оно готово к приему следующей . Далее логические

"!", выработанные элементами И !5 группы, запускают соответствующие одновибраторы группы одновибраторов

20. Далее в устройстве происходят изменения, описанные выше и приво- 10 дящие к выработке импульсов сдвига на выходе одновибратора 19.. Такие циклы продолжаются до тех пор, пока в регистре сдвига не окажется нулевой код. При этом элемент. ИЛИ-НЕ 14 !5 вырабатьпзяет "1", которая срывает колебания генератора и открывает элемент И 1б. Если до этого момента поступила новая заявка на обслуживание и p >yp„, т е. бит P = 1, то запи- 20 санная в триггер 13 квитанции "1" пропускатеся на вьгход 2! устройства.

Устройство начинает. обслуживать новую заявку.

Формула изобретения

Устройство для распределения заданий процессорам, содержащее N-разрядный регистр сдвига (N — количество процессоров), первый и второй одно- 30 вибраторы, 17-разрядный регистр готовности, первый и второй элементы И, триггер квитанции, первый и второй элементы задержки, N-разрядный регистр готовности процессоров, первую и вторую группы из Б элементов И, группу из И одновибраторов, причем группа входов установки в "1" регистра готовности процессоров является группой входов готовности процессо- до ров устройства, выход i-го разряда (i =1,N ) регистра готовности процессоров соединен с первым входом

i-ro элемента И первой группы, выход которого соединен с 1-м входом груп- 45 пы входов установки в "1" регистра готовности, выход i-ro разряда которого соединен с первым входом i-го элемента И второй группы, выход i-го одновибратора группы соединен с 1-м 50

II входом группы входов установки в 0 регистра сдвига и i-м входом группы входов установки в "0" регистра готовности, выход i-го разряда регистра сдвига соединен с вторым вхо- 55 дом i-ro элемента И второй группы, отличающееся тем,что,с целью повышения быстродействия устройства, в него введены шифратор условий запуска, преобразователь числа единиц в двоичный код, первый и второй элементы ИЛИ-НЕ, причем группа входов кодов задания устройства является первой группой входов шифратора условий запуска, первая группа выходов которого является первой группой выходов устройства,i-й выход шифратора условий запуска соединен с i-м входом группы входов установки в регистра сдвига, (И+1)-й выход шифратора условий запуска соединен с входом первого одновибратора и первым входом первого элемента И, второй вход которого является входом запуска устройства, вторые входы элементов И первой группы объединены между собой и соединены с выходом первого одновибратора, выход первого элемента И соединен с входом установки в 1" триггера квитанции, выход которого соединен с первым входом второго элемента И, выход которого соединен с входом записи регистра сдвига и с входом первого элемента задержки, выход которого соединен с входом сброса триггера квитанции и является выходом устройства, выход i-го разряда регистра сдвига соединен с i--м входом первого элемента ИЛИ-НЕ, выход которого соединен с вторым входом второго элемента И и с первым входом второго элемента ИЛИ-HF., выход которого соединен с входом второго одновибратора, выход которого соединен с входом сдвига регистра сдвига и с входом второго элемента задержки, выход которого соединен с вторым входом второго элемента

ИЛИ-НЕ, выход i-го элемента И второй группы соединен с входом i -ro одновибратора группы и с i-м входом группы входов установки в 01 регистра готовности процессоров, группа выходов которо— го соединена с группой входов преобразователя числа единиц в двоичный код количества свободных процессоров, группа выходов которого соединена с второй группой входов шифратора условий запуска, группа выходов регистра готовности процессоров является второй группой выходов устрс йства.

14378б3

Составитель В. Красюк

Техред Л.Сердюкова Корректор С. Черни

Редактор Е. Копча

Тираж 704 Подписное

ВПИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб.. д. 4/5

Заказ 5895/49

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4