Устройство для программного управления

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в ЭВМ и АСУ ТП в качестве локальных микропрограмшруемых контроллеров. Цель изобретеш1я - ,т 1еньшение обьема блока памяти и повышение коэффициента его использования . Изобретение основано на аппаратном формировании адреса очередной комавды при проверке нескольких логических условий. Устройство содержит блок 1 памяти, регистр 2 адреса, блок 3 сравнения, одновибратор 4, группу мультиплексоров 5, программируемую логическую матрицу (ПЛМ) 6,коммутатор 7, элементы ИЛИ 8 и 9. lloны ш в устройстве являются группа мультиплексоров 5, ПЛМ 6, кo t fyтaтop 7,элементы ИШ 8 и 9, 4 ил.1 табл. §

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51)4 С 05 В 19/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4247911/24-24 (22) 25.05.87 ,(46) 23.11.88. Бюл. №- 43 (72) В.С. Харченко, А.В. Мунтяну, В.П. Улитенко, Г.H. Тимонькин, С.Н. Ткаченко и Б.О. Сперанский (53) 621,503.55(088.8) (56) Авторское свидетельство СССР № 1201798, кл. G 05 В 19/08, 1986.

Авторское св»детельствя СССР

¹ 1242945, кл . G 05 В 19/18, 1986, (54) УСТРОЙСТВО ДЛЯ ПРОГРАММНОГО

УПРАВЛЕНИЯ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в 3ВН и АСУ

„„SU„„3439535 А 1

ТП в качестве локальных м»кронрограмм»руемых контроллеров. Цель изобретения — уменьшение объема блока памяти и повышение коэффициента его использовaíèÿ. Изобретение основано на аппаратном формировании адреса очередной команды при проверке нескольких логических условий. Устройствб содержит блок 1 памяти, регистр 2 адреса, блок 3 сравнения, одновибратор 4, группу мультиплексоров 5, программируемую логическую матрицу (ПЛИ)

6, коммутатор 7, элементы ИЛ1 8 и 9.

П .вьпп в устройстве являются группа мульт»плексоров 5, ПЛМ 6, коммутатор

7, элементы ИЛ1 8 и 9, 4 ил. I табл.

1439535

Изобретение относится к автоматике и вычислительной технике и может быть использовано в ЭВМ и системах управления технологическими процессами и объектами.

Цель изобретения — уменьшение объема блока памяти и повышение коэффициента его использования.

На фиг. 1 приведена функциональная 10 схема устройства; на фиг. 2 — вре-. менные диаграммы ее работы; на фиг„3схема соединения информационных выходов блока сравнения с информацион-! ными входами мультиплексоров группы; .на фиг. 4 — схема построения програмируемой логической матрицы для конкретнor о случая, Сущность новой дисциплины функ-ционирования состоит в следующем. 20

От устр ойства верхнег с ур овня либо от оператора поступает код операции (адр ес начальной микр ох ома нды) и сигнал на пуск предлагаемого устройства, 25

Лдрес очер едной микрокоманды формируется в ходе работы устройства: старшие разрядь адреса хранятся в блоке памяти и выдаются при переходе к выполнению очередной микрокоманцы; 30 младшие разряды формируются в ходе

I проверки логических условий.

Количсство младших разрядов адреса очередной микрокоманды значительно меньше общего количества логических условий что достигается путем "сжатия" общего числа разрядов с результатами проверки логических условий до значения, соответствующего максвмальному числу логических условий, проверяемых за один шаг программного управления. функциональная схема устройства (фиг. 1) содержит блок 1 памяти, регистр 2 адреса, блок 3 сравнения, од- 4g новибратор 4, группу мультиплексоров

5. 1-5п, прогрЖаа руемую логическую матрицу (IUIN) 6, коммутатор 7, группу элементов ИЛИ 8.1-8.п, элемент

ИЛИ 9, выход 10 микроопераций, группу пар выходов 11.1-11.п логических условий, выход 12 старших разрядов адреса и выход 13 конец команды" блока 1 памяти, вход 14 пуска устройства, группу входов 15.1-15.п логиче"ких условий блока 3, соединенных с (k-1)-ми входами первого и второго мультиплексор ов и (k-j+1) -м входом

i\I

j-го мультиплексора 5.1-5.n группы, где 1с. = Э,п, j 3 п, вход 16 адреса начальной микрокоманды устройства, информационные выходы 17. 1-17.п, выход 18 блока сравнения и элементы

2И-ИЛИ 19. 1-19.п.

Пример соединения информационных выходов 17.1-17.п блока Э сравнения с информационными входами мультиплексоров группы 5.1-5.п по указанному принципу (n = 5 - число различных условий, проверяемых в ходе работы устройства; n = Э вЂ” максимальное число проверяемых логических условий на одном шаге микропрограммирования) показан на фиг. 3, На фиг. 2-4 использованы обозначения х, а и Р„, а также показаны входные и вйходные сигналы и термы для ПЛМ б.

Назначение основных элементов асннхронного программного устройства управления (фиг. 1) состоит в следующем.

Блок 1 памяти микрокоманд предназначен для хранения микрокоманд, реализуемых устройством, и представляет собой запоминающее устройство статического типа., информация на выходе которого появляется после подачи адреса на его вход и сохраняется на выходе до снятия входного сигнала. На выходе 10 блока 1 памяти считываются сигналы микроопераций, на группе пар выходов l 1. 1-11. и считываются сигналы, определяющие ожидаемое значение х проверяемых логических условий. Если на i-й пар е выходов 11. 1-11. и присутствует код 10, то i-е логическое условие должно быть равно единице, а если 0,1, то нулю. В случае, если некоторое логическое условие не проверяется, на соответствующей ему пар е выходов группы пар выходов 11. 1—

11,п блока 1 присутствует код "00".

При выдаче кода 11 íà i-й паре вьгходов 11.1-11.п группы блока 1 значение

i-го логического условия может быть произвольным. На выходе 12 блока 1 памяти считываются старшие разряды адреса очередной микрокоманды, на выходе t3 считывается сигнал "Конец команды", свидетельствующий об окон- чании цикла программирования, Регистр 2 адреса предназначен для приема, .хранения и выдачи адреса очередной микромандb1. Запись адреса, поступающего на D-входы регистра 2 с выхода коммутатора 7, осуществля39535

4 формацию о результатах проверки логических условий.

Одновибратор 4 предназначен для

5 Формирования сигнала перехода к очередной микрокоманде при поступлении на его вход единичного сигнала с выхода элемента ИЛИ 9.

1О

Группа мультиплексоров 5.1-5.п предназначена для Формирования младших разрядов адреса очередной микрокоманды, и (с и.

15, °

Выходные сигналы мультиплексоров

5. 1-5.é определяются функциями

Ь< = а,у,+ а„у + ... + а;у, +...+ а„, у

Ь = а<у +...+ a,y,+ ... + a, y;+, + ., ° + а„, у,„;

Ь = а + к = <ук 2yK+i ° ° ° + а, к+< у„, + где у .. ° у — результаты проверки ло« гичеоких условий; к он ьюнкции сиг нал ов а;, поступающих на адресные ЗО входы мультиплексоров

5,1-5.п с выхода матрицы 6; л л а =аa ° a„°

IIJIM 6 предназначена для формиро35 вания в зависимости от количества и

И 45

m (1og 1Д+ +)log,(1;+1)), =2 где 1 — число информационных входов

j-го мультиплексора 5.15.п грутп1ы.

Коммутатор 7 предназначен для коммутации на вход регистра 2 адреса очередной микрокоманды и осуществляет передачу на D-вход регистра 2 одного из двух адресов, поступающих на его первый и второй информационные входы: соответственно адреса начальной микрокоманды и текущего адреса очередной микрокоманды. з 14 ется по заднему фронту импульса, поступающего на его синхровход с выхода элемента ИЛИ 9.

Блок 3 сравнения предназначен для сравнения кода логических условий, поступающего на его первую группу входов с входов 15. 1-15.п устройства, и проверочного кода с выходов

11.1-11.п блока 1 памяти, поступающего на его вторую группу входов. .При совпадении значений логических условий с ожидаемыми на управляющем выходе 18 блока 3 сравнения формируется единичный сигнал, а на информа ционных выходах 17.1-17.п блока 3 сравнения выдается код, несущий инвида проверяемых логических условий сигналов, управляющих работой муль% типлексоров 5. 1-5.п группы. Количество входов матрицы 6 определяется общим количеством различных условий, которые подлежат проверке.

Число ее выходов определяется из с о от ношения

Управление коммутатором 7 осуществляется сигналом, поступающим с выхода

13 блока 1 памяти на его первый и второй инверсный управляющие входы.

Если на выходе 13 блока 1 нулевой сигнал, то на выход коммутатора 7 проходит текущий адрес очередной микрокоманды. Если на выходе 13 блока

1 единичный сигнал, то на выход коммутатора 7 проходит адрес начальной микрокоманды.

Группа элементов ИЛИ 8.1-8.п предназначена для формирования кода, несущего в себе информацию о количестве и видах проверяемых на каждом этапе программного управления логических условий. Этот код, поступая на входы матрицы 6, определяется формирование сигналов на ее выходах.

Пред"- емое устройство управления работает следующим образом.

В исходном состоянии все элементы памяти устройства находятся в нулевом состоянии, за исключением разряда блока 1 памяти, соответствующего выходу 13 блока (цепи установки исходного состояния устройства не показаны). Единичный сигнал с выхода

13 блока 1 памяти поступает на управляющие входы коммутатора 4, чем обеспечивается коммутация на выход коммутатора 4 его первого информационного входа. По сигналу "Пуск"

5 14 с входа 14 устройства на выходе.элеI мента ИЛИ 9 формируется импульс, по заднему фронту которого в регистр 2 адреса записывается адрес начальной микрокоманды с. входа 16 устройства.

По поступлению этого адреса на вход блока 1 памяти на его выходах 10 и

12 и группе пар выходов 11.1-11.п появляется информация, соответствующая началь:ной микрокоманде. На выходе 13 блока 1 памяти единичный сигнал отсутствует. При работе устройства возможна одновременная проверка не более п логических ус" ловий. Проверка соответствия значений логических условий олидаемым осуществляется в блоке 3 сравнения группой элементов 2И-ИЛИ 19. 1-19.п, Выходной сигнал i-го элемента 2И-ИЛИ

19. 1-19,п группы определяется функцией у =х„,х; + где x - первый (второй) выход

>f (<> ь-Й пары BbD op oB 1 1, 11 1 .и гр у-ппы блока 1 rr< rbrHти> х, — значение х -го логическо1 го словил.

По окончаьппо проверки логических условий на выходе 18 блока 3 сравнения формируется единичный сигнал, поступающий на вход одновйбратора 4„

Поэтому сигналу одновибратор 4 формирует импульс, по заднему фронту кот ор or о в регистр 2 адреса. заносится адрес очередной микрокоманды с второго информационного входа коммутатора 7.

Текупий адрес очередной микрокоманды формируется следуюшим образом.

Старите разряды адреса записаны в блоке 1 памяти и поступают на второй информационный вход коммутатора с выхода 12 блока 1 без изменения.

Младшие разряды адреса очередной микрокоманцы поступают на второй информационный вход коммутатора 7 с выходов мультиплексоров 5. I-5.й группы.

Количество мяадших разрядов адреса определяется максимальным числом одновременно проверяемых логических условий — и, Это достигается "сжатием"

50 ных коньюнкций входных переменных, полученных в результате совместной минимизации выходных функций, Алгоритм работы матрицы 6 (фиг. 4) условно изображен в виде таблицы.

39535 и-разрядного кода, присутствующего на выходах 17.1-17,п блока 3 сравнения до и разрядов. При проверке одного любого логического условия изменяется лишь самьил младший разряд адреса, при проверке двух любых логических условий возможно изменение одного из двух либо обоих сразу мпадших разрядов адреса. Аналогичным образом модификация младших разрядов происходит и далее. При проверке и логических условий возможно изменение всех разрядов адреса. Какое логическое условие оказывает влияние на модификацию того или иного младшего разряда адреса очередной микрокоманды определяется сигналами, присутствующими на адресных входах

20 мультиплексоров 5.1-5.п группы. Эти сигналы формируются ПЛМ 6 в зависимости от кода, поступающего на ее входы с выходов элементов ИЛИ 8.1-8,п группы.

На фиг. 4 представлена ПЛИ 6 для случая „когда n = 5 и и = 3, полученная соединением матрицы И, имеющей десять горизонтальных шин и двадцать четыре вертикальных шины, и матрицы ИЛИ, имеющей двадцать четыре вертикальных шины и восемь горизонтальных шин. Количество горизонтальных шин матрицы И спределяется удвоенным числом проверяемых логических условий (используются прямые и инверсные значения логических условий) .

Количество горизонтальных шин матрицы

ИЛИ обусловлено числом адресных разрядов мультиплексоров 5.1-5,п группы.

Так как n = 3, следовательно, используются три мультиплексора (фиг. 3) со следующим количеством адресных разрядов: первый — три (пять информационных входов), второй — три (пять информационных входов), третий — два (четыре информационных входа).

Число вертикальных шин обеих матриц:определяется количеством различ1439535 4 "й4 Хкь Хк Х, а, а, аз а+ ак аа ат ав,0 0 0 Ф 0 1,,0 0 1 0 0 . 1

0 1 0 О 0 1 1

-.1 0 О 0 0

О 0 0 1 1

1 °

0 О 1 0 1

О 1 О О 1

1 0 0 О 1

0 0 1 1 О 1

0 1 О 1 О 1

1 0 0 1 О 1

О 1 1 О О . 1 . 1 1

1 О 1 О О . 1

I I О О О 1 1

1 0 1 1, 0 1... 1 . 1 1

1 1 0 1 0 1 .. 1 1 . 1 1

1 1 1 0 0 . 1... 1 1 1

0 О 1 1 1

0 1 0 1 1

1 0 0 1

0 1 1 О 1

1 0 1 О

1 0 0 1

Столбцы таблицы обозначены переменными входными х,,-, ..., х и выходными а,,..., а . Каждой промежуточной шине Р,, ..., P«поставлена в соответствие строка таблицы.

На пересечении j-й строки и столбца х (1=1,5) записывается 1, если neze

rr ременная х р входит в J-ю коньюнкцию без инверсии; О, если переменная х входит в j-ю коньюнкцию с инверсией; .прочерк, если х не входит в )-ю конъюнкцию.

9 1439535 10 у

+ е

1У

На пересечении j-й строки и столбца a (m=1,8) записывается 1, если ,1 Я койъюнкция ВхОДит в ДНФ функции а„„, и точка в противном случае.

По окончанию выполнения всего цикла программирования на выходах блока I памяти, за исключением выхода

13 "Конец команды", прекращается выдача информации. На выходе 13 блока 1 1О памяти формируется единичный сигнал, запрещающий Выдачу информации на вы) ход коммутатора 7 с его второго информационного входа.,15

Формула из о бр ет ения

Устройство для программного управления, содержащее блок памяти, регистр адреса, блок сравнения и * ! одновибратор, причем входы логических условий устройства соединены с первой группой входов блока сравнения, управляющий вйход которого соединен с входом одновибратора, вы- 5 ход регистра адреса соединен с ад| ресным входом блока памяти, у которого выход микроонераций является управляющим выходом устройства, а группа пар выходов логических условий соединена с второй группой входов блока сравнения, о т л и ч а— ю m е е с я тем, что, с целью уменьшения объема блока памяти и повышения коэффициента его использовавия, оно дополнительно содержит группу мультиплексоров, программируемую логическую матрицу, коммутатор, группу элементов ИЛИ и элемент ИЛИ, причем вход пуска устройства соединен с первым входом элемента ИЛИ, выход

Kot op oI о соединен с синхр овходом р егистра адреса, вход адреса начальной микрокоманды устройства соединен с первым информационнь м входом коммутатора, информационные выходы блока сравнения соединены с информационными входами мультиплексоров группы, выходы которых соединены с вторым информа цио иным вход эм коммутат ор а, выход оцновибратора соединен с вторым входом элемента ИЛИ, группа пар выходов логических условий блока памяти соединена с соответствующими входами элементов ИЛИ группы, выходы которых соединены с входами программируемой логической матрицы, выходы матрицы соединены с адресными входами мультиплексоров группы, выход старших разрядов адреса блока памяти соецинен с вторым информационным входом коммутатора, выход Конец команды" блока памяти соединен с первым и вторым инверсными управляющими, входами коммутатора, 1439535

1439535 атрида р

Составитель N. Швец

Техр ед,П, Олийньдс Корректор В. Гирняк

Редактор А. Козориз

Тираж 866 Подписное

ВИИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 6072/45

Производственно-полиграфическое предприятие, г, Ужгород, уг.. Проектная, 4