Многоканальное устройство для формирования импульсных последовательностей

 

Изобретение может быть нспольэовано для управления временными интервалами тестовых и синхронизирующих последовательностей сигналов

„,",Я0„„1443745 A 1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 5 И 03 К 3/84

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

Г,Э „", Л.,! ИЗ ЕГЕТЕНИЙ И ОТНРЬ ТИЙ (4б) 23.09. 90.Бюл. Ф 35 (21) 4198713!24-21 (22} 24.02.87 (72) А.H,Î÷åðåòëíûé, М.З.Корытный и A.A.Êoñòåíêoâ (53) 621.373.4(088.8) (56) Авторское свидетельство СССР

11 1077539, кл. 11 03 К 3/84,29.01.82, (54) 1 1НОГОКАНАЛЬ110Е УСТРОЙСТВО ДЛЯ

ФОРЫ!РОВАНИЯ ИИПУЛЬСНЫХ ПОСЛЕДОВАТЕЛЬ110СТЕИ (57) Изобретение может быть использовано для управления временными интервалами тестовых и синхронизирующих последовательностей сигналов

1 443745 и автоматизированных комплексах функц??онального и пяяаметрическОГО Контроля интегральных схем, Цель изо" бретеиия — повьппение быстродействия и точности формирования временных интервалов. Повьппение точности формирования временнь?х интервалов до- стигается за счет введения оперативного запоминающего устройства 2 1 калибровочных кодов, информация в которое записывается на этапе калибров« ки управ??яемой линии 1 задержки. Таким образом устраняется ошибка задания времени задержки управляемой линией задержки в зависимости от управляющего кода, которь?й подается на адресный вход оперативного запо-, минающего устройства 21 калибровочных кодов с выхода регистра 11 через блок 20 элементов ИЛИ. В режиме калибровки управление оперативным запоИзобретение относится к измерительной и вычислительной технике и может быть использовано для управления временными интервалами тестовь?х и си??хро н??эиру?я????х ??оследователънсстей сигналов в автоматизированных комплексах функционального и параметрического контроля БИС ОЗУ и БИС микропроцессоров, а также в качестве системы си?и ропиэации ыстрс?cl?? те уюп;??х 3 ВИ.

Целью изобретения .лв:?нето?? ??овышецие быстродействия н;о -:??ост?? формирования Времеш?ых интервалов, Па чертеже ??риведе??а фушсц?.?с??альная схема предлагаемого устройства.

Кногоканальное устройство длл фор мирования импульсных последовательностей содержит упраш?ясму?о линию задержки (УЛЗ) 1, генератор 2 опорной кварцевой частоты ключ 3, программируемый делитель 4 частоты, счетчик 5 импульсов, D-триггер 6, блок 7 управления, оперативное запоминающее устройство (ОЗУ) 8, сумматор 9, регистры 10, 11, элементы

ИЛИ 12, 13, счетный триггер 14, регистрь? !5, 16, !.7, линию задержки (ЛЗ) 18, D-триггер 19, блок элеменминающим устройством 21 калибровочHblx кодов осуществляется с выхода регистра 15. Режим работы устройства задается с помощью блока 22 выбора режима. Повьппение быстродействия устройства .в режиме управления в реаль ном масштабе времени достигается эа счет введения регистров 16, !7. Синхронизация записи информации в регистр !6 осуществляется с выхода 26 синхронизации, а в регистр 17 — с выхода 0-триггера 6 ° Устройство содержит также генератор 2 опорной кварцевой частоты, ключ 3, программируемьп1 делитель 4 частоты, счетчик 5 импульсов, блок 7 управле?н?я, оперативное запоминающее устройст во 8, сумматор 9, регистр 10, элементы ИЛИ 12, 13, линию 18 задержки, 0-триггер 19; каналы 23 формирования. 1 з.п. ф-лы, 1 ил. тов ИЛИ 20, оперативное эапоми??ающее устройство (ОЗУ) 21 калибровочных кодов, блок 22 выбора режима, каналы 23 формирования, адресную, шину 24„ информационную шину 25, выходы 26, 27 синхронизации.

Выхоп генеоатооа 2 сносной квар- цевой частоты через ключ 3 соединен !

g с входом программируемого делителя

4 частоты, выход которого соединен с входами синхрониэац??н счетчика 5 импульсотз, ??-триггеров 6 и !9 и дер-, BhlM входом каждого ка?? а?? а 23 формирования. Выхоп счетчика 5 импульсов соединен с и??форма?1ион??ы??н входами

D-триггеров 6 и 19, первымн входами элементов ИЛИ 12, 13 и входом счетного триггера !4, прямой и инверс20 ный выходы которого соединены соответственно с вторым входом элемен— та ИЛИ !2 и вторым входом элемента

ИЛИ !3 Выходы элементов (ШИ !2 и

13 соединены соответств нно с чет25 вертым и пятым входами каждого канала 23 формирования. Прямой выход

D-триггера 6 соединен с входом управления счетчика 5 импульсов. Инверсный выход D-триггера 6 соединен

30 с входами записи регистров !0, 17 и

3 через ЛЗ 18 -.с входом записи регистра 11, а также с выходом 27 син.хронизации устройства. Выход регистра 10 соединен с первым входом сумматора 9, второй вход которого соединен с выходами младших разрядон ОЗУ 8. Выход регистра 10 соединен тактике с информационным входом регистра 11 и третьим входом каждого канала 23 формирования. Выход переполнения сумматора 9 соединен с входом управления блока 7 управления, вход которого соединен с выходам старших разрядов ОЗУ 8, а выход — с информационными входами счетчика 5 импульсов. Информационные входы ОЗУ 8, ключа 3, программируемого делителя 4 частоты, ОЗУ 21, регистра 15, блока 22 выбора режима и второй вход каждого канала 23 формирования соединены с информационной шиной 25 устройстна. Адресная шина 24 устройства через регистры

16, l7 и блок 22 выбора режима соединена с адресным входом ОЗУ 8 и шестым входом каждого канала 23 формиронания. Выходы регистров 11 и 15 через блок элементов ИЛИ 20 соединены с адресными входами ОЗУ 21 калибровочных кодов, выходы которого соединены с входами управления УЛЗ вход которой соединен с выходом

D-триггера 19, а выход — с выходом

26 синхронизации и с входом записи регистра l6.

Каждый канал 23 Формирования содержит сумматор 28, 0-триггеры 29, 30, ОЗУ 31, счеччики 32, 33 импульсон, П-триггеры 34, 35, элементы

ИЛИ-НЕ 36-39, блок 40 тактируемой задержки, элементы ИЛИ 4l,42, элемент ИЛИ-НЕ 43, регистпы 44, 45, мультиплексор 46, ОЗУ 47 калибровочных кодов, УЛЗ 48, а также вы. ход 49.

Выход старших разрядов ОЗУ 31 соединен с информационными входами счетчиков 32, 13 импульсов, а выход. пернои группы младших разрядовс первым входом сумматора 28, второй вход которого является третьим входом канала 23. Выход сумматора

28 соединен с входами регистран

44 и 45, а. ега выход перекоса соединен с информационными входами

D-триггеров 29 и 30. Выход счетчика 32 импульсов соединен с информационным входам D-триггера 34 и пер5

l0

1S

55 вым входам элемента. ИЛИ-НЕ 36. Прямой и инверсный выходы 0-триггера

29 соединены соответственно с вто.рым входом элемента ИЛИ«НЕ 36 и пер ным входом элемента HlIE"HÅ 38, с вторым входом которого соединен вы-. ход. D-триггера 34. Выход счетчика

33 импульсов соединен с информационным входом Р-триггера 35 и первым входом элемента ИЛИ-HE 37,. Пря-. мой и инвепсный выходы Р-триггера

30 соединены соответственно с вторым входом элемента ИЛИ-НЕ 37 и первым входам элемента ИЛИ-НЕ 39, второй вход которого соединен с выходом D-триггера 35.

Выходы элементов ИЛИ-НЕ 36 и 38 соединены с входами элемента ИЛИ 41 и входами элемента ИЛИ-НЕ 43. Вьпсоды элементов ИЛИ-HE 37 и 39 соединены с входами элемента ИЛИ 42 и входами элемента ИЛИ-НЕ 43. Вьпсод элемента ИЛИ-НЕ 43 соединен с информационным входом блока 40 тактируемой задержки, вход синхронизации которого соединен с входами синхронизации В-,триггеров 34, 35, счетчиков 3=, 33.импульсов и с первым входом канала 23 формирования. Выходы элементов ИЛИ 41 и 42 соединены с входами управления мультиплексора

46, информационные входы которого соединены с выходами регистров 44 и 45.

Выход мультиплексора 46 соединен с адресными входамп ОЗУ 47 калибровочных кодов, информационный вход кото рого соединен с информационным входом ОЗУ 31 и с вторым входом канала

23 формирования.

Вьгсоды ОЗУ 47 калибровочных кодов соединены с входами управления

УЛЗ 48, ныход которой является выходом канала 23. Вход записи регистра

44 соединен с входом синхронизации

D-триггера 29, нходом управления счетчика 32 импульсов и четвертым входом канала 23 Формирования. Вход записи регистра 45 соединен с входом синхронизации D-триггера 30, входом управления счетчика 33 импульсов и пятью входом канала 23 формирования.

Первые информационные входы реглст" ров 44 и 45 объединены между собой и соединены с информационным выходом сумматора 28. Вторые информацион. йые входы регистров 44 и 45 объеди-, нены между собой и соединены с третьим вьпсодом ОЗУ 31 (этот выход явзначение параметра.

В начальный момент времени счетчик импульсов 5, регистры 10, 11, 16, 17; счетньгйг триггер 14 и D-тригге è 19, 29, 30, 34, 35 приводятся в в нулевое состояние. D òðèããåð 6 и счетчики 32, 33 импульсов приводятся в единичное состояние.

30 На этапе подготовки устройства к работе в ОЗУ 8 и 31 заносятся коды требуемых значений соответственно периода следования сигналов на выходах 26, 27 синхронизации устройства

З5 и взаимной задержки сигналов на выходах 49 каналов формирования 23.

При подаче яоманды по информационной шине 25 ключ 3 разоешает прохождение сигналов опорной частоты,с вы40 хода генератора 2 опорной кварцевой частоты на вход программируемого делителя 4 частоты. С выхода делителя

4 частоты сигналы беэ деления или деленные в определенном соотношении

45 (в зависимости от управления по информационной шине 25) поступают непрерывной последовательностью на входы синхрониэации счетчика 5 импульсов, D-триггеров 6 и 19, а так50 же на входы синхронизации счетчиков

32, 33 импульсов, D-триггеров 34, 35 и блока 40 тактируемой задержки каждого иэ каналов 23 формирования.

Уровень сигнала Логический О

55 поступая с прямого выхода D-триггера 6 на вход управления счетчика 5 импульсов, Разрешает режим занесения информации в этот счетчик, а еди а ничный уровеиь разрешает режим сче М

То где S — дискретность управления соответствующего. временного параметра импульсной последовательности;

m — разрядность кода, с использованием которого осуществляется управленце соответствующей УЛЗ (разрядность регистров 11, 44,,45), Например, если S =- 1,25 нс и разРядность кода, поступающего с ОЗУ 8 на сумматор 9, равна 3, то Т„ = 1,25х х2 = 10 нс.

При выбранном значении Т и заданной разрядности соответствующего кода управления в соответствии с Тб

Щ

S-2 требуемая дискретность программного управления определяется зависимостью

Ксли в рассмотренном выше примеРе с выходов ОЗУ 31 на входы сумматора 28 и регистров 44, 45 считывается пятиразрядный код, то

Я --y 0 3125 нс.

М 2 У .

Весовые коэффициенты разрядов кодов, поступающих на входы сумматора

28 каналов 23 формирования с соответствующих выходов ОЗУ 31 и с выхода регистра 10, должны совпадать. При

5 1443745

6 гяггх Разрядов ОЗУ выполнении соо ношения е = Б и, весовые коэффициенты разрядов кодов, формиро считываемых с соо ве с ующе ОЗУ, вания. определяются зависимостью .5 .. Устройство Работает следующим обРазом е г. = S 2

Значение .периода Т генератора 2

P л выбирается в соответствии с требуе- где p - весовой коэффициент i-го

Мой дискретностью Я программного 10 разряда кода (Рассматривается упр вуиравления периодом следования сигление с использованием двоичного коналов на выходе 26 синхронизации и выходов 49. каналов 23„ дискретностью

Сам код, заносимый в„ соответству$ программного управления взаимющее ОЗУ, определяется зависимостью ной задержкой сигналов на выходах ка- 15

° лJ

П налов 23 формирования, а также разрядностью кодов, снимаемых,с младших разрядов ОЗУ 8.и 31, с использовани- rye N аноси заносимый в соответствии ем которых осуществляется управление с 1-м значением параметУЛЗ 1 и 48ф 20 ра управляющий код;

В общем виде значение Тб определя- — j -е программно задаваемое и ется следующей зависимостью где to

tî с и t+ + t + С +

O о а

7 6

+ о + tg-a "

- время срабатывания регистра 17;

- задержка распространения сигналов в блоке 22;

- время выборки информации при изменении адреса из

ОЗУ 8: †.задержка распространения сигналов в блоке 7 управления;

9 счетчиком 5 импульсов очередного временного интервала. Значение задержки на ЛЗ 18 выбирвется таким образом, что суммарная задержка раслространения сигналов через ЛЗ 18, регистр 11, блок эле ментов ИЛИ 20 и времени выборки ОЗУ

21 была бы не менее суммы собственйой задержки УЛЗ 1 и максимальной

as программно задаваемых на этой же УЛЗ.

Код с гыхода регистра 11 через . блок элементов ИЛИ 20 (при наличии нулевого кода на выходе регистра

15) поступает на адресные входы

ОЗУ 21, на выходе которого считывается управляющий код УЛЗ 1. Bos- можность занесения в ОЗУ 21 на этапе калибровки требуемых кодов позволяет учесть возможную нелинейность закона управлеыия УЛЗ 1 в зависимости от управляющего кода. Органиэация адресного управления ОЗУ 8 и 31 через промежуточные регистры 16 и 17 при синхронизации записи в первый иэ них с выхода 26 синхронизации устройства, а во второй — с выхода В-триггера 6.позволяет сущест.венно повысить быстродействие устройства в режиме управления в реальном масштабе времени.

Условиями, определяющими минимальный период следования сигналов, будут следующие: а) к моменту занесения информации в двоичный счетчик 5 в начале очередного цикла формирования периода следования сигналов необходимо, чтобы на его информационных входах установился управляющий код, определяемый изменением,состояния ОЗУ

В (в зависимости от изменения его адресного управления), сумматора 9 .и блока 7 управления, т.е.

3745 10

t — минимальное время подгоев тонки информационных входов счетчика,5 по отноше- нию к входу синхронизации.

Используя ту же элементную базу, что и в прототипе, а также применяя регистры 16 и 17, реализованные на триггерах микросхем 1500 серии

10 (t .=. 1,5 нс), имеем

Т Ю (k) Ъ 195 + 1,5 + 10 +

+ 3,5 + 3,5 20 нс;

15 б) для осуществления надежной записи очередного кода адресного управления в. регистр 16 необходимо выполнение

16 где t — собственная задержка УЛЗ 1;

1 — максимальное задаваемое л программно на УЛЗ 1 значение задержки;

16 — минимальное время подгос у товки регистра 16 по информационным входам относительно входа синхронизации.

Поэтому

Т,„„ц(1с) 85+100+10=

19,5 нс.

Минимальный период работы устройства в реальном масштабе времени onI ределяется из условия

Т„,„ц (1с) макс Т „„, (1с), Т...х Ос) 45

Очевидно, что в рассматриваемом примере Т „„„„ = 20 нс, т.е. быстродействие устройства практически в два раза более высокое чем у прототипа.

Сигналы отрицательной полярности длительностью Т ., образующиеся на о ..выходе счетчика 5 импульсов, поступают на счетный триггер 14 н элементы ИЛИ 12 и 13. Переключаясь, счет.б5 ный триггер 14 определяет очередность поступления сигналов с выхода счетчика 5 импульсов через элементы ИЛИ

12, 13 на входы управления соответ1443745

30

55 та на вычиталне. Занесение информации в счетчик 5 и счетчики 32 и 33 каналов 23. осуществляется сигналом, поступающим на вход синхронизации этих счетчиков, при наличии уровня логического "0" на их входе управления. С приходом первого сигнала с выхода делителя 4 частоты на вход синхронизации Р-триггера 6 осуществлягтсл его переход из начального состояния логической 1 на прямом выходе в состояние логического 0, так как в этот момент времени на его D-вход поступает уровень логического "0" с выхода счетчика 5 импульсов. С приходом второго сигнала опорной частоты осущес-вллется занссснне в счет п к 5 и. пульcoB кода с выхода блока

D-триггер 6 при этом переходит в состояние логической 1 на прямом выходе. Таким образом, на прямом выходе D-триггера 6 образуется сигнал отрицательной полярности, а на инверсном выходе — сигнал положительной полярности длительностью Т„, который поступает на вход занесения регистра 10 и заносит в этот регистр код, поступаюл1ий с выхода сумматора

9, а также через ЛЗ 18 поступает на вход занесения регистра 11.

На выходе D-триггера 19, информационный вход которого соединен с выходом счетчика 5 импульсов, вырабатывается такой же сигнал, как и на прямом выходе 0-триггера 6. С выхода

D-триггера 19 сигнал поступает на вход УЛЭ 1, на которой задерживается на время, определяемое кодом, поступающим на ее входы управления с выходов ОЗУ 21.

С приходом второго сигнала на вход синхронизации счетчика 5 происходит занесение информации с выхода блока

7 управления в этот счетчик. Блок 7 в зависимости от управляющего воздействия, поступавшего с выхода переноса сумматора 9, реализует две функции: при наличии на входе управле" ния уровня логической "1" (при наличии переноса на выходе сумматора 9) реализуется функция Х = А - 1, при

1 н н наличии уровня логического 0 функция Г = A — 2, где А — код, па" ступающий с выхоцов старших разрядов ОЗУ 8.на первый вход блока 7.

В начальный момент времени перенос иа выходе сумматора 9 атсутствует„так как на его вторые входы подается нулевой кад с выхода регистра 1О. Поэтому блокам 7 реализуется функция f . Кад,считываемый с ОЗУ В, определяется состоянием регистров

16 и 17 и выбранным режимам работы блока 22.

В зависимости ат управления, паступающега па информационной шине

25, блок 22 пропускает на адресные входы ОЗУ 8 либо коды с выхода регистра 17, либо коды той же разрядности, но заносимые па информационной шине 25 в блок 22. Режиму работы устройства при управлении в реальном масштабе времени соответствует первый из этих режимов работы блока 22, а второй режим используется при загрузке ОЭУ 8 и 31 по информационной шине 25.

Начинал с третьего сигнала опорной частоты на входе синхронизации счетчик 5 импульсов начинает счет на вычитание, продолжающийся да мо" мента, пока счетчик не обнулится, при этом на выходе счетчика устанав" ливается уровень логического "0", которыи через такт устанавливаетсл на выходе D-триггера 6. К этому моменту времени на выходах ОЗУ 8 и ОЗУ 31 клналов формирования 23 устанавливаютсл за счет управления по адресным входам коды, определяющие соответственно значение второго периода

35. следования сигналов и значения взаимной задержки сигналов на выходах

49 каналов 23 формирования.

При наличии уровня 0 на входе управления счетчика 5 импульсов осуществляетсл его загрузка кодом, с вы» хода блока 7. D-триггер 19 в этом же такте переходит в уровень логической "1" на прямом выходе, а сиг" нал с его выхода поступает на вход

45, УЛЗ .1 и задерживается на время, крат" ное дискретности программного управления периодом следования сигналов на выходах устройства и пропорциональное управляющему коду, поступающему с выхода регистра 11.

С выхода УЛЗ 1 сигнал выдается на выход 27 синхронизации устройства, а также на вход записи регистра 16, производя запись кода адреснага управления в этот регистр н тем самым подготавливая перезапись этага када в регистр 17„которая асуществляется при окончании отсчета

443 745 12

1 ственно счетчиков 32, 33 импульсов каналов 23 формирования. g выхода элемента ИЛИ 12 сигнал длительностью Т, нулевым уровнем поступает на вход управления счетчика 32 импульсов, на вход занесения регистра 44 и вход синхронизации D-триггера 29 каждого канала 23, а с выхода элемента ИЛИ 13 в следующем периоде следования сигналов — на вход управления счетчика импульсов 33, на вход занесения регистра 45 и вход синхвонизации D-триггера 30.

На этом заканчивается цикл формирования первого периода следования импульсов на выходах 49 устрой" ства. От момента загрузки кода в счетчик 5 импульсов начинается цикл формирования второго периода следования импульсов.

Как указывалось выше, на входы управления счетчиков 32 и 33 им-, пульсов сигналы подаются с выходов элементов ИЛИ 12 и 13. Уровень логического "О" на входах управления этих счетчиков разрешает режим занесения кода в соответствующий счетчик со старших разряцов ОЗУ 31.

После установления на входе управления соответствующего счетчика

32 и 33 единичного уровня разрешается режим счета на вычитание.. На выходе счетчиков 32, 33 сигнал выделяется при достижении ими нулевого состояния.

Таким образом, после отсчета счетчиком 5 импульсов первого временного интервала, определяющего составляющую первого периода следо— вания сигналов на выходе 27 синхронизации, кратную значению Т, импульсный сигнал выдается на выходе элемента ИЛИ 12.

Импульсный сигнал длительностью

Т положительной полярности, выраба тываемый на инверсном выходе D-триггера 6, поступает также на вход записи регистра 17, осуществляет перезапись кода в этот регистр с выхода регистра 16. В свою очередь, этот новый код с выхода регистра

17 чеаез блок 22 поступает на адресные входы ОЗУ 8.

В зависимости от наличия перено" са на выходе переноса сумматора 28

0-триггеры 29 и 30 каналов 23 формирования переводятся сигналом по входу синхронизации либо в состояние

55 логической "1" при наличии переноса, либо в состояние логического 0 при отсутствии переноса. В зависимости от этого сигнал с выхода счетчика 32 импульсов поступает через первый элемент ИЛИ-НЕ 36 на вход элемента ИЛИ 41. беэ задержки, либо через элемент ИЛИ"НЕ 38 с задержкой нв один такт, осуществляемой в В-триггер 34.

С выходов элементов ИЛИ-НЕ 36, 38 сигналы через элемент ИЛИ-НЕ 43 поступают на информационный вход блока 40 тактируемой задержки. Аналогично сигнал с выхода счетчика 33 в зависимости от состояния D-триггера 30 поступает через элемент

ИЛИ-НЕ 37 или 39 на входы элемента

ИЛИ 42 и через элемент ИЛИ-НЕ 43 на вход блока 40 тактируемой задержки.

Блок 40 тактируемой задержки осу-, ществляет задержку сигнала, постчпающего с выхода элемента ИЛИ-HE 43 на время, достаточное для установки требуемого кода на управляющих входах УЛЗ 48. Зто время должно быть не менее времени срабатывания мультиплексора 46 и времени выборки информации при смене адреса из ОЗУ 47 вместе взятых.

Блок 40 тактируемой задержки осуществляет задержку входного сигнала на время, кратное периоду генератора 2 опорной кварцевой частоты. На

УЛЗ 48 сигнал, поступающии с выхода блока 40, задерживается на время, определяемое кодом, поступающим на ее управляющие входы с выхода ОЗУ

47. В свою очередь, адресное управление ОЗУ 47 осуществялется через мультиплексор 6 кодами с выходом регистров 44 и 45. Если осуществляется задержка сигнала, который соответствует сигналу, выработанному на выходе счетчика 32 и прошедшему через элементы HJIH-НЕ 36 или 38, 43, блок 40, то мультиплексор 46 подключает к адресным входам ОЗУ 47 выходы регистра 44. Если осуществляется задержка сигнала, выработанного на выходе счетчика 43, подключается регистр 45. УЛЗ 48 осуществляет задержку сигнала на время, определяемое управляющим кодом, считываемым с младших разрядов ОЗУ 31. Этот код совместно с кодом, поступающим на второй вход cóìèàòoðà 28, определяет содержимое регистров 44 и 45. Пе)3

14 реключение мультиплексора 46 осуществляется сигналами, поступающими с выходов элементов ИЛИ 41 и 42.

Загрузка счетчйков 32 и 33 производится поочередно один раз эа два периода следования сигналов на выходе синхронизации 26 устройства.

Как указывалось выше, эта очередность задается с использованием счетного триггера 14. Это обеспечивает возможность формирования задержки сигналов на выходе 49 кана лов 23 формирования в диапазоне двух периодов следования сигналов на выходе синхронизации 26 устройства.

Таким образом, задержка сигнала, формируемая иа УЛЗ 8 и 48 в текущем цикле работы устройства, определяется тем кодом, который считывается с соответствующего ОЗУ 21 или 47 калибровочных кодов. В то же время сам считываемый с ОЗУ 21 или 47 код оп-! ределяется кбдом на их адресных входах. При этом задержка, формируемая на УЛЗ 48, пропорциональна коду, поступающему на адресный вход соответствующего ОЗУ.

Содержимое ОЗУ. 21 и 47 определяется на этапе калибровки, которая также является процедурой, подготавливающей устройство к работе. Калибровка состоит в определении содержимого ОЗУ 21 и ОЗУ 47.

Содержимое ОЗУ 21 н 47 калибро вочных кодов определяется в следующей последовательности.

При определении содержимого ОЗУ

21 выбирается режим работ блока 22,, обеспечивающий неизменное значение адреса на его выходе. Код, считываемый с ОЭУ 8, должен иметь нулевое значение в младших разрядах. В этом случае с выхода регистра 1О и соот.ветственно регистра 11 выдается .нулевой код.

Состояние адресных входов ОЗУ 21

s этом случае опоеделяется с исполь.зованием регистра 15, информация в который заносится по информационной шине 25. Каждому коду .в регистре 15 (его разрядность совпадает с разряд"

;костью регистра 11) ставится в соответствие пропорциональное этому значение задержки, формируемой УЛЗ 1.

Значение калибровочного кода, заносимого в ОЗУ 21 по адресу, опреде ляемому содержимым регистра 15, подбирается при измерении взаимной эа43745 . . 14 держкн сигналов на выходах 26, 27 синхронизации стройстве. При этом разрядность ОЗУ 21 определяется толь5 ко конкретной реализацией УЛЗ 1. Это дает возможность более простой реализации УЛЗ 1, например, с меньшей разрядностью. а также с произвольным законом управления задержкой в зависимости от кода упранлення, По тому же принципу производится. определение содержимого ОЗУ 47 каждого канала 23 формирования. При этом состояние адресных входов ОЗУ

31 также. остается неизменным. По данному адресу в ОЗУ 31 заносится информация, изменяющая во всех возможных комбинациях состояние выходов младших раэрядон данного ОЗУ, соединенных с входом сумматора 28 н входами регистров 44 и 45, Каждому коду в этих разрядах ОЗУ 31 должна соответствовать определенная задержка, формируемая на УЛЗ 48 и пропорциональная этому. коду, Подбор этой задержки производится путем подбора требуемого кода управления УЛЗ 48, который заносится н ОЗУ 47 по информационной шине 25 по адресу, задаваемому кодом на выходе младших разрядов ОЗУ 3 1. Этот же код .присутствует и на выходе регистров 44 и

45. Через мультиплексор 46 этот код поступает на адресные входы

ОЗУ 47.

Калибровочный код, заносимый по данному адресу в ОЗУ 47, определяется при измерении нэаимной задержки сигналов между выходом синхронизации 28 и выходом 49 устройства.

Сформированные на выходах 49 каналов 23 формирования сигналы с е программно заданной задержкой между каналами и длительностью Т» могут

45 быть использованы для формирования сигналов с программно задаваемой длительностью. Для этого ныход оцного иэ каналов 23 подключается к перному плечу формирующего триггера, а любой другой иэ каналов 23 подключа" ется к второму плечу формирующего, триггера. Подключение выходов каналон 23 к группе формирующих триггеров может осуществляться с испольэовани-.

ВВ ем универсального коммутатора. Рабо та устройства в случае, если программируемый делитель 4 частоты выдает деленную и зависимости от эапро15

30

IS 14 граммираванного коэффициента частоту, кратную опорной, поступающей с выхода генератора 2 опорной кварце" вой частоты, аналогична описанной.

Отличие состоит в том, что в иладшттх разрядах ОЗУ 8 и 31 программируется нулевая информация. Дискрет,ность программного управления в этом случае равна периоду следования импульсов на выходе программируемого делителя частоты 4.

Формула изобретения

1, Многоканальное устройство для формирования имт ульсных последовательностей, содержащее счетный триггер, управляемую линию задержки, выход которой является первым выходом синхронизации устройства, генератор опорной кварцевой частоты, выход которого через ключ соединен с входом программируемого делителя частоты, выход которого соединен с . первым входом счетчика импульсов и с первым входом первого Р-триггера, второй вход которого соединен с выходом счетчика импульсов, а первый выход — с вторым нхадсм счетчика импульсон, третий вход которога через блок управления соединен с первым выходом оперативного запоминающего устройства, второй выход которога подключен к первому входу сумматора, первый выход которого через первый регистр соединен со своим вторым входом и це входом второго регистра, второй вых< д сумматора соединен с вторым входам блока управления, второй вход первого регистра сседипен с вторым выходом первсгс D-триггера, а также каналы формирснания, первый вход каждого из которых соединен с выходом программируемого делителя частоты, второй вход каждого канала формирования соединена с информаттионной шиной устройства, с первым входом оперативного запоминающего устройства и вторыми входами ключа, и программируемого делителя частоты, а т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и точности формирования временных интервалов, в нега введены первый, второй элементы

ИЛИ, третий, четвертый и пятый регистры, линия задержки, второй Птриггер, блок элементов ИЛИ, опера43745 !6 тивиое запоминающее устройство калибровочных кодов, блок выбооа режима, причем второй выход первого

0-триггера соединен » вторым выходом синхронизации устройства и через ли нию задержки — с вторым входом второго регистра, первый вход которого соединен с третьим входом каждого канала формирования, четвертый и пятый входы каждого из которых соединены соответственно с выходом первого и выходом второго элементов ИЛ?1, выход второго регистра соединен с первым входом блока элементов ИЛИ, вто» рой вход которого соединен с выходом третьего регистра, вход которого соединен с информационной шиной устройства, первытт входом блока выбора режима и первым, входом оперативного запоминающего устройства калибровочных кодов, второй вход которого соединен с выходом блока элементов

ИЛИ, а выход — с первым входом упР равляемой линии задержки, второй вхад которой соединен с выходом второго D-триггера, первый вход которого соединен с выходам счетчика импульсов и входом счетного триггера, первый и второй выходы которого соединены соответственна с первыми входами первого и второго элементов

ИЛИ, вторые входы которых объединены и соединены с входом счетного триггера, второй вход второго D-триггера соединен с первым входом счетчика импульсов, выход управляемой линии задержки соединен с первым входом четвертого регистра, второй вход которого соединен с апресной шиной, а

40. выход — с первым входом пятого ре- . гистра, второй вход которого соединен с вторым выходом первого D-триггера, а выход — с вторым входом блока выбора режима, выход которого со45 единен с вторым входом оперативного запомитающего устройства и шестым входом каждс.-о канала формирования.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что канал фор50 мирования содержит сумматор, с первого по четвертый D-триггеры, оперативное запоминающее устройство, первый, второй счетчики импульсов, с первого по пятый элементы ИЛИ-НЕ, 55 блок тактируемой задержки, первый, второй элементы ИЛИ, первый, второй регистры, оперативное запоминающее устройство калибровочных кодов,муль1

Составитель Ю.Сибиряк

Редактор Т,.Зубкова Техред И. Ходанич Корректор 3.Ланчакана

Заказ 3329 - . Тираж бб4 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

3»»

Производственно-полиграфическое .предприятие, г. Ужгород, ул. Проектная, 4

I 7 ..34 типлексор, управляемую линию задержки, причем первый выход сумматора соединен с первцми входами первого и второго Il-триггеров, первый выход оперативного запоминающего устрой-, ства соединен с первым входом сумматора, второй выход оперативного заломинающего устройства соединен с первыми входами перного и второго счетчиков импульсов, вторые входы которых объединены, выходы первого и второго счетчиков импульсон соответственно соединены с первыми входами третьего и четнертого D-триггеров и первого и второго элементов

ИПИ-НЕ, вторые входы которых соединены соответственно с первыми выходами первого и второго D-триггеров, вторые выходы которых соединены соответственно с первыми входами трепего и четвертого элементов ИЛИ-НЕ, вторые входы которых соединены соответственно с выходами третьего и четвертого D-триггеров, вторые входы которых объединены и соединены с вторыми входами первого, второго счетчиков импульсов, с первым входам блока тактируемай задержки и с, первым нхопам канала фармиранания, выход первого элемента 11ЛИ-НЕ соединен с первыми входами первого элемента ИЛИ и - пятого элемента ViJIH-IIE, выход третьего элемента ИЛИ-11Е соединен с вторыми входами первого элемента ИЛИ и пятого элемента ИЛИ-.IIЕ, выход второго элемента ИЛИ-НЕ соединен с первым входом второго элемента ИЛИ и третьим входом пятого элемента ИЛИ-НЕ, выход четвертого элемента ИЛИ-НЕ соединен с четнертым

1входом пятого- элемента ИЛИ-HE и нта4

43745 18 рым входом второго элемента ИЛИ,второй вход перного 0-триггера соединен с третьим входом первого счетчика импульсов, с четвертым нхадам канала

5 формирования и с первым входом первого регистра, второй вход которого соединен с вторым выходом сумматора и с первым входом второго регистра, выходы которого соединены с. первыми входами мультиплексора, вторые входы которого соединены с ныхадами первого регистра, а третий и четвертый входы соединены соответственно с выходами первого и второго элементов

ИЛИ, выход мультиплексора соединен с первым входом оперативного запоминающего устройства калибровочных кодов, выход которого соединен с первым входом управляемой линией задержки, второй вход которой соединен с выходом блока тактируемай задержки, второй вход которого саеди ен с выходом пятого элемента ИЛИ-НЕ, нтарай вход нтарага D-триггера соединен с третьим входом второго счетчика импульсов, с пятым входом канала формирования и с вторым входом второго регистра, третий вход которога соединен с третьим входом первого регистра и с третьим выходам операратиннага запоминающего устройства, первый вход которого соединен с вторым входам оперативного запоминающего устройства калибровочных кодов и с вторым нхадам канала формирования, второй вход оперативного запоминающего устройства соединен с шестым входом канала формирования, 40 а второй вход сумматора является третьим входом канала формирования.